一种全频段全制式信号干扰装置制造方法及图纸

本申请公开了一种全频段全制式信号干扰装置，该装置主要包括扫频单元、基带单元、射频发射器、拨码开关和主控单元，主控单元分别与扫频单元、基带单元、射频发射器以及拨码开关连接，基带单元的输入端与扫频单元连接，基带单元的输出端与射频发射器连接。扫频单元包括第一数字信号处理器和第一存储器；基带单元包括FPGA接口电路、用于解码的FPGA模块和第二数字信号处理器。本申请中的装置，对不同频点信号进行屏蔽的针对性强、灵活性高、屏蔽效率高，能够实现全频段全制式的信号屏蔽，而且功耗低，有利于降低对人体的伤害。

A Full-Band Full-System Signal Jamming Device

This application discloses a full-band full-scale signal jamming device, which mainly includes sweep unit, baseband unit, radio frequency transmitter, dial switch and main control unit. The main control unit is respectively connected with sweep unit, baseband unit, radio frequency transmitter and dial switch, the input end of baseband unit is connected with sweep unit, and the output end of baseband unit is connected with radio frequency transmitter. Then. The sweep unit includes the first digital signal processor and the first memory; the baseband unit includes the interface circuit of the FPGA, the FPGA module for decoding and the second digital signal processor. The device in this application has strong pertinence, high flexibility and high shielding efficiency for shielding signals at different frequencies. It can realize full-band full-system signal shielding with low power consumption, and is beneficial to reducing the harm to human body.

【技术实现步骤摘要】
一种全频段全制式信号干扰装置
本申请涉及信号传输
，特别是涉及一种全频段全制式信号干扰装置。
技术介绍
在重要考试、会议以及群访等场合，通常需要对通讯信号进行屏蔽或干扰，以确保工作的顺利进行，这就用到信号屏蔽设备。目前的信号屏蔽设备通常包括信号采集模块和信号屏蔽模块，信号采集模块用于加大伪基站信源发射功率，在较大的功率范围内采集目标终端设备的待屏蔽信号，然后信号屏蔽模块根据信号采集模块所设定的较大的功率范围，对被屏蔽的目标终端设备的信号进行吸附，从而实现信号屏蔽。然而，目前的信号屏蔽设备中，由于信号采集模块将伪基站信源发射功率加大，所采集的待屏蔽信号功率范围太大，信号屏蔽模块吸附的信号太多，功耗较大，能达到10-20W，对人体的危害较大。而且，由于信号屏蔽模块需要吸附信号采集模块所设定的全部功率范围内的信号，没有针对性，屏蔽效率较低。
技术实现思路
本申请提供了一种全频段全制式信号干扰装置，以解决现有技术中的信号屏蔽设备屏蔽效率低、功耗大、对人体健康有危害的问题。为了解决上述技术问题，本申请实施例公开了如下技术方案：一种全频段全制式信号干扰装置，信号干扰装置包括：扫频单元、基带单元、射频发射器、拨码开关和主控单元，主控单元分别与扫频单元、基带单元、射频发射器以及拨码开关连接，基带单元的输入端与扫频单元连接，基带单元的输出端与射频发射器连接；扫频单元包括，扫描当前工作环境中公网信号频点并生成频点列表的第一数字信号处理器、存储频点列表的第一存储器；基带单元包括，FPGA接口电路、用于解码的FPGA模块和第二数字信号处理器，FPGA模块的输入端与扫频单元连接，FPGA模块的输出端分别与第二数字信号处理器以及射频发射器连接，FPGA接口电路分别与扫频单元的输出端、射频发射器的输入端以及主控单元连接；可选地，第一数字信号处理器为直接数字式频率合成器DDS。可选地，扫频单元和基带单元之间还设置有功率放大电路。可选地，基带单元和射频发射器之间还设置有滤波电路。可选地，主控单元包括ARM芯片和用于数据缓存的第二存储器。可选地，ARM芯片的型号为ARM921T。本申请的实施例提供的技术方案可以包括以下有益效果：本申请提供一种全频段全制式信号干扰装置，该装置主要包括扫频单元、基带单元、射频发射器、拨码开关和主控单元，扫频单元扫描当前公网环境中的频点后形成频点列表分别传输至基带单元和主控单元，主控单元根据用户通过拨码开关所传递的频点，传输至基带单元，经基带单元解码，确认待发射的干扰信号，将干扰信号通过射频发射器发射出去，从而实现信号干扰。本实施例中设置扫频单元，扫频单元通过第一数字信号处理器能够全面扫描当前公网环境中所有的频点并形成频点列表，因此，根据用户需要能够实现任何频段的信号干扰，也就是能够实现全频段全制式的信号干扰。拨码开关的设置，能够满足用户对当前公网中任一频点进行信号干扰，针对性强，灵活性高，有利于提高信号屏蔽效率。由于本装置避免对当前所有信号进行吸附，功耗较低，还能够大大降低对人体的伤害。应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本申请。附图说明此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本申请的实施例，并与说明书一起用于解释本申请的原理。为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，对于本领域普通技术人员而言，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。图1为本申请实施例所提供的全频段全制式信号干扰装置的结构示意图；图2为本申请实施例中扫频单元的电路原理示意图；图3为本申请实施例中FPGA接口电路的电路原理图；图4为本申请实施例中FPGA模块的电路原理示意图；图5为本申请实施例中ARM芯片的电路原理示意图；图6为本申请实施例中的工作模式选择电路的电路原理示意图；图7为本申请实施例中功率放大电路的电路原理示意图；图8为本申请实施例中滤波电路的电路原理示意图；图9为本申请实施例中电源稳压电路的电路原理示意图。具体实施方式为了使本
的人员更好地理解本申请中的技术方案，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本申请保护的范围。为了更好地理解本申请，下面结合附图来详细解释本申请的实施方式。参见图1，图1为本申请实施例所提供的全频段全制式信号干扰装置的结构示意图。由图1可知，本实施例中全频段全制式信号干扰装置主要包括：扫频单元、基带单元、射频发射器、拨码开关和主控单元。主控单元分别与扫频单元、基带单元、射频发射器以及拨码开关连接，基带单元的输入端与扫频单元连接，基带单元的输出端与射频发射器连接。其中，扫频单元包括：第一数字信号处理器和第一存储器，第一数字信号处理器用于扫描当前工作环境中公网信号频点并生成频点列表，第一存储器用于存储第一数字信号处理器所产生的频点列表。本实施例中的扫频单元以FPGA芯片为平台，采用DDS(DirectDigitalSynthesizer，直接数字式频率合成器)进行扫频。DDS包括：频率控制寄存器、相位累加器和正玄计算部分。频率控制器用来装载并寄存输入的频率控制字，相位累加器则根据频率控制字在每个时钟周期内进行相位累加，得到正玄波的相位值，正玄计算器则计算数字化正玄波的幅度。通过DDS能够扫描到当前公网环境中所有频点的信号，并生成频点列表，然后将该频点列表烧录至第一存储器，当再次扫描公网环境时，如果频点发生变化，可以及时对第一存储器中的频点列表进行更新。本实施例中扫频单元的电路原理示意图可以参见图2。扫频单元能够对当前公网环境中的频点快速完成频点测量，并将所形成的频点列表发送至主控单元和基带单元，从而实现全频段全制式信号干扰。本实施例的基带单元包括：FPGA接口电路、FPGA模块和第二数字信号处理器。FPGA接口电路用于连接FPGA模块和主控单元，FPGA接口电路的电路原理图参见图3。继续参见图1可知，FPGA模块的输入端与扫频单元连接，FPGA模块的输出端分别与第二数字信号处理器以及射频发射器连接。FPGA模块和第二数字信号处理器用于进行信号解码，将扫频单元所获取的频点列表数据转换为主控模块可识别的数据。本实施例中FPGA模块的电路原理示意图参见图4。基带单元通过FPGA接口电路获取到扫频单元的频点列表后，根据主控单元的控制，利用FPGA模块和第二数字信号处理器对相应频点的信号进行解析。具体地，利用FPGA模块对相应频点的信号进行降频，将信号频率逐渐降低至70MHz、10MHz，并将频率降低后的信号传输至第二数字信号处理器，第二数字信号处理器对频率降低后的信号进行解析再发送至FPGA模块，由FPGA模块传输至射频发射模块。由于主控单元也与基带单元通信连接，主控单元也可以获取到FPGA模块处理后的信号，以便于用户查看。进一步地，本实施例中主控单元包括ARM芯片和用于数据缓存的第二存储器。ARM芯片可以采用ARM921T。A本文档来自技高网...

【技术保护点】
1.一种全频段全制式信号干扰装置，其特征在于，信号干扰装置包括：扫频单元、基带单元、射频发射器、拨码开关和主控单元，主控单元分别与扫频单元、基带单元、射频发射器以及拨码开关连接，基带单元的输入端与扫频单元连接，基带单元的输出端与射频发射器连接；扫频单元包括，扫描当前工作环境中公网信号频点并生成频点列表的第一数字信号处理器、存储频点列表的第一存储器；基带单元包括，用于和主控单元进行连接的FPGA接口电路、用于解码的FPGA模块和第二数字信号处理器，FPGA模块的输入端与扫频单元连接，FPGA模块的输出端分别与第二数字信号处理器以及射频发射器连接。

【技术特征摘要】
1.一种全频段全制式信号干扰装置，其特征在于，信号干扰装置包括：扫频单元、基带单元、射频发射器、拨码开关和主控单元，主控单元分别与扫频单元、基带单元、射频发射器以及拨码开关连接，基带单元的输入端与扫频单元连接，基带单元的输出端与射频发射器连接；扫频单元包括，扫描当前工作环境中公网信号频点并生成频点列表的第一数字信号处理器、存储频点列表的第一存储器；基带单元包括，用于和主控单元进行连接的FPGA接口电路、用于解码的FPGA模块和第二数字信号处理器，FPGA模块的输入端与扫频单元连接，FPGA模块的输出端分别与第二数字信号处理器以及射频发射器连接。2....

【专利技术属性】
技术研发人员：牛增强，唐文成，李保庆，朱道伟，姜晓健，闻天，
申请(专利权)人：济南爱我本克网络科技有限公司，
类型：新型
国别省市：山东,37