非易失性三维半导体存储器的核壳栅电极及其制备方法技术

本发明专利技术公开了一种非易失性三维半导体存储器的核壳栅电极及其制备方法，所述核壳栅电极包括从矮到高呈阶梯分布的m行n列核壳栅电极单元阵列，每个所述核壳栅电极单元为柱状结构，由内核金属柱和中空金属外壳构成；同一列所述核壳栅电极单元下表面连接同一字线，上表面连接同一控制栅层；所述内核金属柱采用具有良好电导率和热导率的金属材料，保证了器件的电学特性；所述中空外壳采用电致伸缩随尺寸变化较小且导电率较高的材料，有效避免了电极连接处发生熔断，从而提高了非易失性三维半导体存储器的使用性能。

Core-shell gate electrodes for nonvolatile three-dimensional semiconductor memory and their preparation methods

The invention discloses a core-shell grid electrode for a non-volatile three-dimensional semiconductor memory and a preparation method thereof. The core-shell grid electrode comprises an array of m-row n-row core-shell grid electrode units with stepped distribution from low to high. Each core-shell grid electrode unit has a columnar structure and consists of a core metal column and a hollow metal shell; the lower surface of the same core-shell grid electrode unit is connected with the same row. The core metal column adopts metal materials with good conductivity and thermal conductivity to ensure the electrical characteristics of the device; the hollow shell adopts materials with small electrostrictive variation with size and high conductivity to effectively avoid fusing at the electrode junction, thereby improving the performance of non-volatile three-dimensional semiconductor memory. Performance.

【技术实现步骤摘要】
非易失性三维半导体存储器的核壳栅电极及其制备方法
本专利技术属于微电子器件
，更具体地，涉及一种非易失性三维半导体存储器的核壳栅电极及其制备方法。
技术介绍
为了满足高效及廉价的微电子产业的发展，半导体存储器需要具有更高的集成密度。高密度对于半导体产品成本的降低至关重要，对于传统的二维及平面半导体存储器，它们的集成密度主要取决于单个存储器件所占的单位面积，集成度非常依赖于掩膜工艺的好坏。但是，即使不断用昂贵的工艺设备来提高掩膜工艺精度，集成密度的提升依旧是非常有限的，尤其是随着摩尔定律的发展，在22nm工艺节点以下，平面半导体存储器面临各类尺寸效应以及散热等问题。作为克服这种二维极限的替代，三维半导体存储器被提出。三维半导体存储器，可以利用更低制造成本的工艺得到高可靠性的器件性能。在三维NAND(notand，非并)型存储器中，BiCS(BitCostScalable)被认为是一种可以减少每一位单位面积的三维非易失性存储器技术。此项技术通过通孔和拴柱的设计来实现，并且首次发布在2007年的VLSI技术摘要年会中。非易失性半导体存储器采用BiCS技术后，不仅使得此存储器具有三维结构，也使得数据存储位的减少与层架的堆叠层数成正比。但随着堆叠层数的不断上升，器件设计中仍有许多问题需要解决。其中存在的问题主要体现在如何将存储单元同驱动电路相兼容。在BiCS的存储器中，尽管存储单元阵列被设计为三维结构，但是外围电路的设计仍然保持传统的二维结构设计，因此在具有BiCS的三维NAND存储器中，需通过设计台阶状的控制栅层连接栅电极和堆叠的存储单元，而随着堆叠层数不断升高，特征尺寸不断缩小，连接字线和控制删层的栅电极的高度逐渐增加且横截尺寸不断缩小，造成导电金属比表面积增大，表面空间电荷分布更为窄小，影响整体金属特性，在较高的操作电压下反复的擦写过程中，容易在上述比表面积增大的电极连接处产生显著的电致伸缩应力以及较大热应力，使金属电极连接端口发生熔断，最终造成三维NAND器件失效。
技术实现思路
针对现有技术的缺陷，本专利技术的目的在于提供一种非易失性三维半导体存储器的核壳栅电极及其制备方法，旨在解决现有技术中超高层堆叠的非易失性三维半导体存储器栅电极尺寸不断缩小后，普通金属材料在反复外加高压后由于比表面积过高，产生较大的电致伸缩应力，造成电极连接处发生熔断，导致存储器失效的问题。为实现上述目的，本专利技术一方面提供了一种非易失性三维半导体存储器的核壳栅电极的制备方法，包括：(1)制备核壳栅电极单元阵列；(1.1)通过电化学模板工艺，在已经制备好字线和位线的衬底上形成单通的多孔氧化铝模板；(1.2)通过沉积第一种金属材料，在所述多孔氧化铝模板的孔壁间形成m行n列从矮到高呈阶梯分布的中空的金属外壳；n为字线的个数，m为同一字线上对应的所述多孔氧化铝模板的孔数，m、n均为正整数；(1.3)通过沉积第二种金属材料，在每个所述中空的金属外壳内形成与对应外壳等高的m行n列内核金属柱，所述内核金属柱与中空的金属外壳共同组成核壳栅电极单元；(1.4)去掉所述多孔氧化铝模板，形成从矮到高呈阶梯分布的m行n列核壳栅电极单元阵列；(2)制备第一层控制栅层并与最矮的核壳栅电极单元连接；(2.1)在所述核壳栅电极单元阵列上，通过沉积绝缘材料直至覆盖住最高的核壳栅电极单元后形成绝缘层，通过CMP平整所述绝缘层的上表面；(2.2)在所述绝缘层的上方且与第一字线对准的位置，光刻和刻蚀所述绝缘层直至裸露出第一列核壳栅电极单元；(2.3)在所述第一列核壳栅电极单元上表面，通过沉积与所述内核金属柱相同的导电材料，形成与所述衬底表面平行且与所述第一列核壳栅电极单元连接的第一层控制栅层；(3)制备非易失性三维半导体存储器的核壳栅电极；顺次形成与相应核壳栅电极单元连接的第二层、第三层，……第i层直至第n层控制栅层后，所述m行n列核壳栅电极单元阵列形成了所述非易失性三维半导体存储器的核壳栅电极。进一步地，制备第i层控制栅层的步骤为：沉积所述绝缘材料直至覆盖住所述最高的核壳栅电极单元，对准第一字线到第i字线处进行所述光刻和刻蚀直至裸露出第i列核壳栅电极单元，在第i列核壳栅电极单元上表面沉积所述第二种金属材料形成第i层控制删层。优选地，所述第一种金属材料可为晶态硫系相变材料，如碲化锑、碲化锗等，也可为金属态的二维薄膜材料，如石墨烯、二硒化铌、二硫化铌、二硫化钽等，还可为降低热应力的缓冲金属层，如镍、铬、钛等。优选地，所述第二种金属材料为普通的具有良好热导率和电导率的金属，如铜、铝、钨、钛化钨、氮化钛、钽等一系列材料。优选地，所述绝缘材料为二氧化硅、氮化硅或氮氧化硅。本专利技术的另一方面提供了一种采用上述制备方法形成的非易失性三维半导体存储器的核壳栅电极，包括从矮到高呈阶梯分布的m行n列核壳栅电极单元阵列，每个所述核壳栅电极单元为柱状结构，由内核金属柱和中空金属外壳构成；同一列所述核壳栅电极单元的下表面连接同一字线，上表面连接同一控制栅层，非对应的控制删层与核壳栅电极单元之间通过绝缘层隔离。通过本专利技术所构思的以上技术方案，与现有技术相比，能够取得以下有益效果：(1)本专利技术提供的一种具有核壳结构的栅电极，其内核金属柱采用具有良好电导率和热导率的金属材料，保证了存储器的电学特性；包裹核壳栅电极的外壳采用电致伸缩随尺寸变化较小且导电率较高的材料，有效避免了电极在连接处发生熔断，从而提高了非易失性三维半导体存储器的使用性能。(2)本专利技术提供的核壳栅电极制备方法，通过电化学方法沉积金属材料制备核壳栅电极，在提高生产速度的同时降低了制备成本。附图说明图1是本专利技术实施例提供的一种具有核壳栅电极的非易失性三维半导体存储器的结构示意图；图2(a)是本专利技术实施例提供的非易失性三维半导体存储器的核壳栅电极部分结构剖面图；图2(b)是本专利技术实施例提供的非易失性三维半导体存储器的核壳栅电极部分结构俯视图；图3-图19是本专利技术实施例提供的核壳栅电极制备方法执行过程中的剖面示意图。具体实施方式为了使本专利技术的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本专利技术进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本专利技术，并不用于限定本专利技术。如图1，图2(a)和图2(b)所示，本专利技术实施例提供了一种非易失性三维半导体存储器的核壳栅电极，包括从矮到高呈阶梯分布的m行n列核壳栅电极单元阵列，每个核壳栅电极单元为柱状结构，由内核金属柱和中空金属外壳构成；同一列核壳栅电极单元下表面与同一字线WL连接，上表面与同一控制栅层连接，非对应的控制删层与核壳栅电极单元之间通过绝缘层隔离。其中，内核金属柱的材料为普通的具有良好热导率和电导率的金属，如铜、铝、钨、钛化钨、氮化钛、钽等一系列材料，保证了器件的电学特性；中空金属外壳材料可为电致伸缩随尺寸变化较小且导电率较高的晶态硫系相变材料，如碲化锑Sb2Te3、碲化锗GeTe等，也可为金属态的二维薄膜材料，如石墨烯、二硒化铌、二硫化铌、二硫化钽等，还可为降低热应力的缓冲金属，如镍、铬、钛等，从而可以在电极连接处减小电致伸缩影响，避免发生熔断，提高存储器的使用性能。本专利技术实施例还提供了一种如上所述的核壳栅电极的制备方法，为了对本实施例中的方法进行清楚系统本文档来自技高网...

【技术保护点】
1.一种非易失性三维半导体存储器的核壳栅电极制备方法，其特征在于，包括以下步骤：(1)制备核壳栅电极单元阵列；(1.1)通过电化学模板工艺，在已经制备好字线和位线的衬底(100)上形成单通的多孔氧化铝模板(200)；(1.2)通过沉积第一种金属材料，在所述多孔氧化铝模板(200)的孔壁间形成m行n列从矮到高呈阶梯分布的中空的金属外壳(110b‑11ib)；n为字线的个数，m为同一字线上对应的所述多孔氧化铝模板的孔数，m、n均为正整数，i＝1，2，……，n‑1；(1.3)通过沉积第二种金属材料，在每个所述中空的金属外壳内形成与对应外壳等高的m行n列内核金属柱(110b’‑11ib’)，所述内核金属柱与中空的金属外壳共同组成核壳栅电极单元；(1.4)去掉所述多孔氧化铝模板(200)，形成从矮到高呈阶梯分布的m行n列核壳栅电极单元阵列；(2)制备第一层控制栅层并与最矮的核壳栅电极单元连接；(2.1)在所述核壳栅电极单元阵列上，通过沉积绝缘材料直至覆盖住最高的核壳栅电极单元后形成绝缘层(300)，通过CMP平整所述绝缘层(300)的上表面；(2.2)在所述绝缘层(300)的上方且与第一字线WL0对准的位置，光刻和刻蚀所述绝缘层(300)直至裸露出第一列核壳栅电极单元；(2.3)在所述第一列核壳栅电极单元上表面，通过沉积与所述内核金属柱相同的导电材料，形成与所述衬底表面平行且与所述第一列核壳栅电极单元连接的第一层控制栅层110a；(3)制备非易失性三维半导体存储器的核壳栅电极；顺次形成与相应核壳栅电极单元连接的第二层、第三层、……第i层直至第n层控制栅层(111a‑11ia)后，所述m行n列核壳栅电极单元阵列形成了所述非易失性三维半导体存储器的核壳栅电极。...

【技术特征摘要】
1.一种非易失性三维半导体存储器的核壳栅电极制备方法，其特征在于，包括以下步骤：(1)制备核壳栅电极单元阵列；(1.1)通过电化学模板工艺，在已经制备好字线和位线的衬底(100)上形成单通的多孔氧化铝模板(200)；(1.2)通过沉积第一种金属材料，在所述多孔氧化铝模板(200)的孔壁间形成m行n列从矮到高呈阶梯分布的中空的金属外壳(110b-11ib)；n为字线的个数，m为同一字线上对应的所述多孔氧化铝模板的孔数，m、n均为正整数，i＝1，2，……，n-1；(1.3)通过沉积第二种金属材料，在每个所述中空的金属外壳内形成与对应外壳等高的m行n列内核金属柱(110b’-11ib’)，所述内核金属柱与中空的金属外壳共同组成核壳栅电极单元；(1.4)去掉所述多孔氧化铝模板(200)，形成从矮到高呈阶梯分布的m行n列核壳栅电极单元阵列；(2)制备第一层控制栅层并与最矮的核壳栅电极单元连接；(2.1)在所述核壳栅电极单元阵列上，通过沉积绝缘材料直至覆盖住最高的核壳栅电极单元后形成绝缘层(300)，通过CMP平整所述绝缘层(300)的上表面；(2.2)在所述绝缘层(300)的上方且与第一字线WL0对准的位置，光刻和刻蚀所述绝缘层(300)直至裸露出第一列核壳栅电极单元；(2.3)在所述第一列核壳栅电极单元上表面，通过沉积与所述内核金属柱相同的导电材料，形成与所述衬底表面平行且与所述第一列核壳栅电极单元连接的第一层控制...

【专利技术属性】
技术研发人员：缪向水，杨哲，童浩，
申请(专利权)人：华中科技大学，
类型：发明
国别省市：湖北,42