本实用新型专利技术提供一种IO限流电路及具有该电路的设备,其中IO限流电路包括接口输入端、接口输出端、电源端,所述接口输入端与第一晶体管的栅极、漏极和第一电阻的一端连接,第一晶体管的源极与第二电阻的一端连接,第一电阻的另一端与第二电阻的另一端、第二晶体管的栅极、第三晶体管的漏极连接,第二晶体管的漏极与接口输出端连接,第二晶体管的源极与第三晶体管的栅极和第三电阻的一端连接,第三晶体管的源极与第三电阻的另一端和电源端连接,接口输入端用于与IO外接电路连接,接口输出端用于与IO接口连接。上述技术方案通过采用开关管加上电阻的方式实现限流,同时实现了限流和低漏电。
An IO Current Limiting Circuit and Equipment with the Circuit
【技术实现步骤摘要】
一种IO限流电路及具有该电路的设备
本技术涉及IO限流电路
,尤其涉及一种IO限流电路及具有该电路的设备。
技术介绍
消费类电子领域,芯片产品要想获得好的收益,要求芯片面积要做到尽可能的小,对于一些IO(输入输出,Input/Output))接口(如接触式的IC卡)需要电气规范上的限流,现有集成芯片技术一般是通过双极性的晶体管和电阻构建限流电路,这种限流电路的自身占芯片面积大,自身漏电比较大。如果没有限流保护电路的情况下,容易出现模块上电电流会过大,这时会影响上级系统电源的稳定性,从而影响电子系统稳定性能,甚至造成死机现象。过大的电流对外部负载的冲击,在电流较大的时候,容易引起芯片发热,容易导致电路的寿命下降甚至是失效。
技术实现思路
为此,需要提供一种IO限流电路及具有该电路的设备,解决的现有IO电路的限流保护问题。为实现上述目的,专利技术人提供了一种IO限流电路,包括接口输入端、接口输出端、电源端,所述接口输入端与第一晶体管的栅极、漏极和第一电阻的一端连接,第一晶体管的源极与第二电阻的一端连接,第一电阻的另一端与第二电阻的另一端、第二晶体管的栅极、第三晶体管的漏极连接,第二晶体管的漏极与接口输出端连接,第二晶体管的源极与第三晶体管的栅极和第三电阻的一端连接,第三晶体管的源极与第三电阻的另一端和电源端连接,接口输入端用于与IO外接电路连接,接口输出端用于与IO接口连接;所述第一晶体管为P型晶体管,所述第二晶体管和第三晶体管为N型晶体管。进一步地,所述第一晶体管、第二晶体管或者第三晶体管为场效应管。本技术提供一种IO限流电路,包括接口输入端、接口输出端、电源端,所述接口输入端与第一晶体管的栅极、漏极和第一电阻的一端连接,第一晶体管的源极与第二电阻的一端连接,第一电阻的另一端与第二电阻的另一端、第二晶体管的栅极、第三晶体管的漏极连接,第二晶体管的漏极与接口输出端连接,第二晶体管的源极与第三晶体管的栅极和第三电阻的一端连接,第三晶体管的源极与第三电阻的另一端和电源端连接,接口输入端用于与IO外接电路连接,接口输出端用于与IO接口连接;所述第一晶体管为N型晶体管,所述第二晶体管和第三晶体管为P型晶体管。进一步地,所述第一晶体管、第二晶体管或者第三晶体管为场效应管。以及本技术提供一种设备,包括IO限流电路、电源、芯片和IO外接电路,所述芯片具有IO接口,所述IO限流电路的电源端与电源连接,所述IO限流电路的接口输出端与IO接口连接,所述IO限流电路的接口输入端用于与IO外接电路连接,所述IO限流电路为上述任意一项的限流电路。区别于现有技术,上述技术方案通过采用开关管加上电阻的方式实现限流,同时实现了限流和低漏电。附图说明图1为具体实施方式中第一晶体管为P型晶体管的电路图;图2为具体实施方式中第一晶体管为N型晶体管的电路图;图3为具体实施方式中设备的结构图。具体实施方式为详细说明技术方案的
技术实现思路
、构造特征、所实现目的及效果,以下结合具体实施例并配合附图详予说明。请参阅图1,本实施例提供一种IO限流电路,包括接口输入端VIN、接口输出端VOUT、电源端VSS,所述接口输入端与第一晶体管PM0的栅极、漏极和第一电阻R1的一端连接,第一晶体管的源极与第二电阻R2的一端连接,第一电阻的另一端与第二电阻的另一端、第二晶体管NM0的栅极、第三晶体管NM1的漏极连接,第二晶体管的漏极与接口输出端连接,第二晶体管的源极与第三晶体管的栅极和第三电阻R_SEN的一端连接,第三晶体管的源极与第三电阻的另一端和电源端连接,接口输入端用于与IO外接电路连接,接口输出端用于与IO接口连接;所述第一晶体管为P型晶体管,所述第二晶体管和第三晶体管为N型晶体管。本电路工作时,当VIN输入为高电平时,PM0管关闭,功率管NM0打开,电阻R_SEN开始感测IO的实际输出电流IACT,NA结点的电压为R_SEN*IACT,当NA的电压R_SEN*IACT达到下拉管NM1的开启阈值的时候,下拉管NM1开启,此时NM1的等效阻抗与电阻R1对VIN进行分压,NB结点的电压可以表达为VIN*(Ron_NM1/(Ron_NM1+R1)),Ron_NM1为NM1等效电阻,NB结点的电压可以将功率管NM0的栅端电压下降,即栅源电压下降,NM0等效阻抗变大,可以实现限流。当外部负载电流IACT比较小的时候,R_SEN两端的电压降比较小,NA结点的电压接近模拟地的电压,不足以开启下拉管NM1,此时对IO电流没有起到限流的作用。当VIN输入为低电平时,MOS管PM0打开,此时电阻R2与R1并联,功率管NM0的栅极电压为0,关闭功率管NM0,由于关闭功率管,没有电流IACT,NA结点的电压为0,关闭下拉管NM1,该电路中电阻R2与R1并联,可以降低结点NB的等效RC常数,提升功率管NM0的工作频率。请参阅图2,本技术提供一种IO限流电路,包括接口输入端VIN、接口输出端VOUT、电源端VDD,所述接口输入端与第一晶体管NM0的栅极、漏极和第一电阻R1的一端连接,第一晶体管的源极与第二电阻R2的一端连接,第一电阻的另一端与第二电阻的另一端、第二晶体管PM0的栅极、第三晶体管PM1的漏极连接,第二晶体管的漏极与接口输出端连接,第二晶体管的源极与第三晶体管的栅极和第三电阻R_SEN的一端连接,第三晶体管的源极与第三电阻的另一端和电源端连接,接口输入端用于与IO外接电路连接,接口输出端用于与IO接口连接;所述第一晶体管为N型晶体管,所述第二晶体管和第三晶体管为P型晶体管。本电路工作时,当VIN输入为低电平时,NM0管关闭,功率管PM0打开,电阻R_SEN开始感测IO的实际输出电流IACT,NA的电压为VDD-R_SEN*IACT,当NA的电压VDD-R_SEN*IACT达到上拉管PM1的开启阈值的时候,上拉管PM1开启,此时PM1的等效阻抗与电阻R1对VDD进行分压,NB结点的电压可以表达为VDD*(R1/(Ron_NM1+R1)),NB结点的电压可以将功率管PM0的栅端电压拉高,即栅源电压下降,PM0等效阻抗变大,可以实现限流。当外部负载电流IACT比较小的时候,R_SEN两端的电压降比较小,NA结点的电压接近电源电压,不足以开启上拉管PM1,此时对IO电流没有起到限流的作用。当VIN输入为高电平时,MOS管NM0打开,此时电阻R2与R1并联,功率管PM0的栅极电压为VDD,关闭功率管PM0,由于关闭功率管,没有电流IACT,NA结点的电压为VDD,关闭上拉管PM1,该电路中电阻R2与R1并联,可以降低结点NB的等效RC常数,提升功率管PM0的工作频率。上述实施例中,,所述第一晶体管、第二晶体管或者第三晶体管为场效应管,可以实现较低的漏电流。如图3所示,本技术提供一种设备,包括IO限流电路、电源、芯片和IO外接电路,所述芯片具有IO接口,所述IO限流电路的电源端与电源连接,所述IO限流电路的接口输出端与IO接口连接,所述IO限流电路的接口输入端用于与IO外接电路连接,所述IO限流电路为上述任意一项的限流电路。如果采用图1的IO限流电路,则电源端为接地端VSS。如果采用图2的IO限流电路,则电源端为电源正极VDD端。芯片可以为任意的芯片,其中本文档来自技高网...
【技术保护点】
1.一种IO限流电路,其特征在于:包括接口输入端、接口输出端、电源端,所述接口输入端与第一晶体管的栅极、漏极和第一电阻的一端连接,第一晶体管的源极与第二电阻的一端连接,第一电阻的另一端与第二电阻的另一端、第二晶体管的栅极、第三晶体管的漏极连接,第二晶体管的漏极与接口输出端连接,第二晶体管的源极与第三晶体管的栅极和第三电阻的一端连接,第三晶体管的源极与第三电阻的另一端和电源端连接,接口输入端用于与IO外接电路连接,接口输出端用于与IO接口连接;所述第一晶体管为P型晶体管,所述第二晶体管和第三晶体管为N型晶体管。
【技术特征摘要】
1.一种IO限流电路,其特征在于:包括接口输入端、接口输出端、电源端,所述接口输入端与第一晶体管的栅极、漏极和第一电阻的一端连接,第一晶体管的源极与第二电阻的一端连接,第一电阻的另一端与第二电阻的另一端、第二晶体管的栅极、第三晶体管的漏极连接,第二晶体管的漏极与接口输出端连接,第二晶体管的源极与第三晶体管的栅极和第三电阻的一端连接,第三晶体管的源极与第三电阻的另一端和电源端连接,接口输入端用于与IO外接电路连接,接口输出端用于与IO接口连接;所述第一晶体管为P型晶体管,所述第二晶体管和第三晶体管为N型晶体管。2.根据权利要求1所述的一种IO限流电路,其特征在于:所述第一晶体管、第二晶体管或者第三晶体管为场效应管。3.一种IO限流电路,其特征在于:包括接口输入端、接口输出端、电源端,所述接口输入端与第一晶体管的栅极、漏极和第一电阻的一端连接,第一晶体...
【专利技术属性】
技术研发人员:黄文灿,刘德佳,汪孝晃,王法翔,熊良勇,
申请(专利权)人:福建超瑞创原信息技术有限公司,
类型:新型
国别省市:福建,35
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