具有用于执行浮点快速傅立叶变换和复数乘法的专用处理块的集成电路制造技术

提供了具有专用处理块的集成电路。专用处理块可以包括一个实数加法阶段和一个实数乘法器阶段。乘法器阶段可以同时将其输出馈送到加法阶段并且直接馈送到邻近的专用处理块。加法阶段还可以并行产生和与差输出。四个这样的专用处理块的群可以被连接成链以实现基数‑2快速傅立叶变换（FFT）蝶形。多个基数‑2蝶形可以被堆叠以形成还要更高阶基数的蝶形。如果期望的话，专用处理块还可以用于实现复数乘法运算。可以将三个或四个专用处理块链接在一起，并且与专用处理块之外的一个或多个加法器一道，能生成复数乘积的实和虚部。

Integrated circuits with dedicated processing blocks for performing floating-point fast Fourier transform and complex multiplication

Integrated circuits with dedicated processing blocks are provided. The dedicated processing block may include a real addition stage and a real multiplier stage. The multiplier stage can feed its output to the addition stage at the same time and directly to the adjacent dedicated processing block. The addition phase can also produce sum and contrast output in parallel. Groups of four such dedicated processing blocks can be linked into chains to achieve Radix 2 fast Fourier transform (FFT) butterfly shape. Multiple Radix 2 Butterfly shapes can be stacked to form butterfly shapes with higher order radix. If desired, dedicated processing blocks can also be used to implement complex multiplication operations. Three or four dedicated processing blocks can be linked together and together with one or more adders outside the dedicated processing blocks, real and imaginary parts of complex product can be generated.

【技术实现步骤摘要】
【国外来华专利技术】具有用于执行浮点快速傅立叶变换和复数乘法的专用处理块的集成电路此申请要求对2016年9月27日提交的美国专利申请No.15/277,955的优先权，其通过引用以其整体被结合于本文中。
本专利技术一般涉及集成电路，并且具体地说，涉及具有浮点算术电路的集成电路。
技术介绍
可编程逻辑器件（PLD）包括被设计成允许用户按照用户的具体需要定制电路的逻辑电路，诸如查找表（LUT）和基于乘积的和（sum-of-product）的逻辑。此可配置逻辑通常被分成称为逻辑元件（LE）的单独逻辑电路。LE可以在一起被编成群以形成可以被配置成共享相同资源（例如寄存器和存储器）的更大逻辑块，其被称为逻辑阵列块（LAB）。除了此可配置逻辑，PLD还包括被用于连接LE和LAB的输入和输出的可编程互连或路由电路。此可编程逻辑和路由电路的组合被称为软逻辑。除了软逻辑，PLD还可以包括实现特定预定义逻辑功能的专用处理块，并且因而不能由用户进行配置。这种专用处理块可以包括已经被部分或完全硬连线以执行一个或多个特定任务（诸如逻辑或数学运算）的PLD上的电路的集中。通常在这种专用处理块中实现的结构的示例包括：加法器、乘法器、算术逻辑单元（ALU）、桶形移位器（barrel-shifter）、各种存储器元件（例如FIFO/LIFO/SIPO/RAM/ROM/CAM块和寄存器文件）、逻辑AND/NAND/OR/NOR阵列等、或其组合。已经在PLD上提供的专用处理块的一种特别有用的类型是数字信号处理（DSP）块。针对DSP块的常见应用是支持快速傅立叶变换（FFT）和类似的算术运算。例如，Cooley-TukeyFFT算法涉及递归地将FFT运算分解成更小的离散傅立叶变换（DFT），其然后能使用“蝶形”计算进行组合。在基数-2的情况下，其中所述运算接收两个复数输入，并且被分解成两个更小的子变换，所述蝶形计算要求六个实数加法类型运算和四个实数乘法运算（即，加法与乘法的比为1.5）。然而，常规DSP块包括仅一个乘法器和仅一个加法器（即，乘法器与加法器的比为1：1）。结果，常规DSP块对执行的FFT运算不是优化的。是在此上下文内，出现了本文描述的实施例。
技术实现思路
此专利技术一般涉及集成电路，并且更具体地说，涉及包括专用处理块的可编程集成电路。专用处理块可以是用于支持复数算术运算的至少部分硬连线的块，并且有时被称为数字信号处理（DSP）块。按照实施例，每个DSP块可以包括用于接收第一输入信号的第一输入端口、用于接收第二输入信号的第二输入端口、用于接收第三输入信号的第三输入端口、用于从多个DSP块被连接成链的布置中的先前邻近DSP块接收第四输入信号的第四输入端口、乘法器电路、加法器电路以及第一、第二和第三输出。加法器电路可以是混合加法器，其能并行地在DSP块的第一输出生成和信号并且在DSP块的第二输出生成差信号两者。所述乘法器可以从第一和第二输入端口接收第一和第二输入，并且可以生成对应的乘积信号。DSP块可以进一步包括第一、第二和第三路由复用器。第一路由复用器可以具有从乘法器接收乘积信号的第一输入、接收第三输入信号的第二输入、经由旁路路径接收第二输入信号的第三输入、接收第四输入信号的第四输入以及馈送到加法器电路中的输出。第二路由复用器可以具有接收第三输入信号的第一输入、接收第四输入信号的第二输入、被耦合到DSP块的第一输出的第三输入以及也馈送到加法器电路中的输出。第三路由复用器可以具有直接从乘法器接收乘积信号的第一输入、接收第三输入信号的第二输入、经由反馈路径被耦合到DSP块的第一输出的第三输入以及用作DSP块的第三输出的输出。DSP块的第三输出可以被直接连接到多个DSP块被连接成链的布置中的随后邻近DSP块。在一种合适的布置中，四个DSP块可以被连接成链以实现基数-2快速傅立叶变换（FFT）电路。所述四个DSP块可以接收第一复数输入X（其包括实分量Xreal和虚分量Ximag）、第二复数输入Y（其包括实分量Yreal和虚分量Yimag）以及复数旋转因子W（其包括实分量Wreal和虚分量Wimag），并输出对应的复数蝶形顶部和底部信号。具体地说，所述链中的第一和第三DSP块可以输出复数蝶形顶部信号，而所述链中的第二和第四DSP块可以输出复数蝶形底部信号以用于基数-2FFT。以这种方式实现的多个基数-2蝶形可以被组合在一起以形成还要更高阶基数蝶形。在另一个合适的布置中，至少三个DSP块可以被连接成链以实现接收第一和第二复数输入信号并且输出复数乘积输出信号的复数乘法器电路。所述复数乘法器电路可要求第四DSP块以实现用于生成复数输出信号的Karatsuba分解。Karatsuba分解还可要求与四个DSP块分开的两个加法器。在另一个实施例中，可以仅需要三个DSP块以实现用于生成复数输出信号的Gaussian方法。Gaussian方法可要求位于所述链中的三个DSP块外部的仅一个加法器或者三个加法器。本专利技术的另外特征、其特性和各种优点根据附图和如下详细描述将更加明显。附图说明图1是按照实施例的说明性可编程集成电路的图。图2是按照实施例的说明性专用处理块的图。图3是按照实施例的说明性基数-2蝶形运算的图。图4是示出按照实施例在图2中示出的类型的专用处理块的链如何能被用于支持基数-2蝶形运算的图。图5是示出按照实施例的基数-2蝶形运算的图形表示的图。图6是示出按照实施例的基数-4蝶形运算的图形表示的图。图7-图9是示出按照实施例的复数乘法运算的各种示例性电路实现的图。具体实施方式本文呈现的实施例涉及集成电路，并且更具体地说，涉及能用于在集成电路上执行复数算术运算的数字信号处理器。本领域技术人员将认识到，本示例性实施例可在没有一些或所有的这些特定细节的情况下来实践。在其它实例中，众所周知的操作未被详细描述，以免不必要地使本实施例模糊。图1中示出了集成电路（诸如可编程逻辑器件（PLD）100）的说明性实施例。如图1中所示，可编程逻辑器件（PLD）可以包括功能块的二维阵列，其包括逻辑阵列块（LAB）110和其它功能块，诸如随机存取存储器（RAM）块130以及专用处理块，诸如专用处理块（SPB）120。诸如LAB110的功能块可包括较小的可编程区域（例如，逻辑元件、可配置逻辑块或自适应逻辑模块），其接收输入信号并对输入信号执行定制的功能以产生输出信号。可编程逻辑器件100可包含可编程存储器元件。存储器元件可以使用输入/输出元件（IOE）102而被加载有配置数据（也称为编程数据）。一旦被加载，则存储器元件每个提供对应的静态控制信号，其控制相关联的功能块（例如，LAB110、SPB120、RAM130或输入/输出元件102）的操作。在典型的情景中，加载的存储器元件的输出被施加到功能块中的金属氧化物半导体晶体管的栅极，以使某些晶体管导通或关断，并且由此配置包含路由路径的功能块中的逻辑。可以采用这种方式控制的可编程逻辑电路元件包含以下的部分：复用器（例如用于形成互连电路中的路由路径的复用器）、查找表、逻辑阵列、AND、OR、NAND、和NOR逻辑门、通过门（passgate）等。存储器元件可以使用任何合适的易失性和/或非易失性存储器结构，诸如随机存取存储器（RAM）单元、熔丝、反熔丝、本文档来自技高网...

【技术保护点】
1.一种集成电路，包括：连接成链的多个专用处理块，其中所述链中的每个专用处理块包括：第一输入端口，所述第一输入端口接收第一输入信号；第二输入端口，所述第二输入端口接收第二输入信号；第三输入端口，所述第三输入端口接收第三输入信号；第一算术电路，所述第一算术电路接收所述第一和第二输入信号；第二算术电路，所述第二算术电路从所述第一算术电路选择性地接收信号，并且所述第二算术电路生成输出信号；以及复用器，所述复用器具有直接从所述第一算术电路接收信号的第一输入、从所述第三输入端口接收所述第三输入信号的第二输入、从所述第二算术电路接收所述输出信号的第三输入以及被直接连接到所述链中的邻近专用处理块的输出。

【技术特征摘要】
【国外来华专利技术】2016.09.27 US 15/2779551.一种集成电路，包括：连接成链的多个专用处理块，其中所述链中的每个专用处理块包括：第一输入端口，所述第一输入端口接收第一输入信号；第二输入端口，所述第二输入端口接收第二输入信号；第三输入端口，所述第三输入端口接收第三输入信号；第一算术电路，所述第一算术电路接收所述第一和第二输入信号；第二算术电路，所述第二算术电路从所述第一算术电路选择性地接收信号，并且所述第二算术电路生成输出信号；以及复用器，所述复用器具有直接从所述第一算术电路接收信号的第一输入、从所述第三输入端口接收所述第三输入信号的第二输入、从所述第二算术电路接收所述输出信号的第三输入以及被直接连接到所述链中的邻近专用处理块的输出。2.如权利要求1所述的集成电路，其中所述第一算术电路包括乘法器电路，并且其中所述第二算术电路包括加法器电路。3.如权利要求1所述的集成电路，其中所述第二算术电路包括混合加法器电路，所述混合加法器电路生成和信号作为所述输出信号，并且所述混合加法器电路进一步生成不同于所述和信号的差信号。4.如权利要求1所述的集成电路，其中每个专用处理块进一步包括：附加的复用器，所述附加的复用器具有直接从所述第一算术电路接收信号的第一输入、从所述第三输入端口接收所述第三输入信号的第二输入以及被耦合到所述第二算术电路的输出。5.如权利要求4所述的集成电路，其中所述链中的每个专用处理块进一步包括直接从所述链中的邻近专用处理块接收第四输入信号的第四输入端口，并且其中所述附加的复用器进一步包括经由旁路路径从所述第二输入端口接收所述第二输入信号的第三输入以及从所述第四输入端口接收所述第四输入信号的第四输入。6.如权利要求1-5中任一项所述的集成电路，其中每个专用处理块进一步包括：第四输入端口，所述第四输入端口直接从所述链中的邻近专用处理块接收第四输入信号；以及附加的复用器，所述附加的复用器具有从所述第三输入端口接收所述第三输入信号的第一输入、从所述第四输入端口接收所述第四输入信号的第二输入以及经由反馈路径接收所述输出信号的第三输入。7.如权利要求6所述的集成电路，其中所述附加的复用器进一步包括被直接连接到所述第二算术电路的输出。8.一种集成电路，包括：基数-2快速傅立叶变换（FFT）蝶形电路，所述基数-2快速傅立叶变换（FFT）蝶形电路仅包括以该顺序连接成链的第一、第二、第三和第四数字信号处理（DSP）块，其中所述四个DSP块中的每个包括一个乘法器电路和一个加法器电路。9.如权利要求8所述的集成电路，其中所述DSP块中的至少一个DSP块的所述...

【专利技术属性】
技术研发人员：M朗哈默，
申请(专利权)人：阿尔特拉公司，
类型：发明
国别省市：美国,US