基于低压器件的高压高速IO电路制造技术

本发明专利技术公开了一种基于低压器件的高压高速IO电路，所述IO电路包括：第一PMOS管和第二PMOS管，串联设置于电路电源电压VCC和IO接口之间，第一PMOS管用于控制电路电源电压VCC到IO接口之间通路的打开和关断，第二PMOS管用于对第一PMOS管进行电压过载保护；第一NMOS管和第二NMOS管，串联设置于第二PMOS管和电路地电位VSS之间，第一NMOS管用于接收第一低压差分输入信号IN‑，第二NMOS管用于对第一NMOS管进行电压过载保护；第三NMOS管和第四NMOS管，串联设置于第一PMOS管和电路地电位VSS之间，第三NMOS管用于接收第二低压差分输入信号IN+，第四NMOS管用于对第三NMOS管进行电压过载保护。本发明专利技术的IO电路具有结构简单、易于集成、灵活适应性、自我静电防护等优点。

HIGH VOLTAGE AND HIGH SPEED IO CIRCUIT BASED ON LOW VOLTAGE DEVICES

The invention discloses a high-voltage and high-speed IO circuit based on low-voltage devices. The IO circuit comprises a first PMOS tube and a second PMOS tube, which are arranged in series between the circuit power supply voltage VCC and IO interface. The first PMOS tube is used to control the opening and closing of the path between the circuit power supply voltage VCC and IO interface, and the second PMOS tube is used to protect the first PMOS tube from voltage overload. The second NMOS transistor is in series between the second PMOS transistor and the circuit ground potential VSS, the first NMOS transistor is used to receive the first low-voltage differential input signal IN, the second NMOS transistor is used to protect the first NMOS transistor from voltage overload, the third NMOS transistor and the fourth NMOS transistor are in series between the first PMOS transistor and the circuit ground potential VSS, and the third NMOS transistor is used to receive the second low-voltage differential input signal IN.+ The fourth NMOS transistor is used for voltage overload protection of the third NMOS transistor. The IO circuit of the invention has the advantages of simple structure, easy integration, flexible adaptability and self-electrostatic protection.

【技术实现步骤摘要】
基于低压器件的高压高速IO电路
本专利技术涉及IO电路
，特别是涉及一种基于低压器件的高压高速IO电路。
技术介绍
IO电路普遍存在于数模混合芯片、MCU、SOC等系统，大多数系统的IO驱动电路采用较高的电路电源电压而非数字逻辑标准单元电压，因此无法直接使用数字逻辑标准单元的低压器件，而需要使用高压器件完成IO电路的设计。然而大多工艺中高压器件面积比同等驱动能力的低压器件面积大很多，不仅增加了芯片成本而且增大了驱动电路的寄生，从而限制了IO电路的速度；甚至有许多工艺没有相应电压的高压器件从而限制了IO电路的性能和应用。因此，针对上述技术问题，有必要提供一种基于低压器件的高压高速IO电路。
技术实现思路
有鉴于此，本专利技术的目的在于提供一种基于低压器件的高压高速IO电路。为了实现上述目的，本专利技术一实施例提供的技术方案如下：一种基于低压器件的高压高速IO电路，所述IO电路包括：第一PMOS管和第二PMOS管，串联设置于电路电源电压VCC和IO接口之间，第一PMOS管用于控制电路电源电压VCC到IO接口之间通路的打开和关断，第二PMOS管用于对第一PMOS管进行电压过载保护；第一NMOS管和第二NMOS管，串联设置于第二PMOS管和电路地电位VSS之间，其中，第一NMOS管和电路地电位VSS相连，第二NMOS管和第二PMOS管相连，第一NMOS管用于接收第一低压差分输入信号IN-，第二NMOS管用于对第一NMOS管进行电压过载保护；第三NMOS管和第四NMOS管，串联设置于第一PMOS管和电路地电位VSS之间，其中，第三NMOS管和电路地电位VSS相连，第四NMOS管和第一PMOS管相连，第三NMOS管用于接收第二低压差分输入信号IN+，第四NMOS管用于对第三NMOS管进行电压过载保护。作为本专利技术的进一步改进，所述第二NMOS管和第四NMOS管的器件电源电压为VDD；当第二低压差分输入信号IN+为VSS并且第一低压差分输入信号IN-为VDD时，第一PMOS管截止，IO接口输出电压为VSS；当第二低压差分输入信号IN+为VDD并且第一低压差分输入信号IN-为VSS时，第一PMOS管导通，IO接口输出电压为VCC。作为本专利技术的进一步改进，所述第一PMOS管的栅极与第四NMOS管相连，源极与电路电源电压VCC相连，漏极与第二PMOS管相连，第二PMOS管的栅极与电路地电位VSS相连，源极与第一PMOS管相连，漏极与和IO接口相连。作为本专利技术的进一步改进，所述第一PMOS管和第二PMOS管的井电位分别于电路电源电压VCC相连。作为本专利技术的进一步改进，所述第一NMOS管的栅极用于接收第一低压差分输入信号IN-，源极与电路地电位VSS相连，漏极与第二NMOS管相连；所述第二NMOS管的栅极与器件电源电压VDD相连，源极与第一NMOS管的漏极相连，漏极与第二PMOS管的漏极相连；所述第三NMOS管的栅极用于接收第二低压差分输入信号IN+，源极与电路地电位VSS相连，漏极与第四NMOS管相连；所述第四NMOS管的栅极与器件电源电压VDD相连，源极与第三NMOS管的漏极相连，漏极与第一PMOS管的栅极相连。作为本专利技术的进一步改进，所述第一NMOS管、第二NMOS管、第三NMOS管及第四NMOS管的井电位分别于电路地电位VSS相连。作为本专利技术的进一步改进，所述第一PMOS管的源极和栅极之间并联设有第一电阻R1，第一PMOS管的栅极和第四NMOS管的漏极之间设有第二电阻R2，第一电阻R1和第二电阻R2用于对电路电源电压VCC进行分压，以对第一PMOS管进行电压过载保护。作为本专利技术的进一步改进，所述第一PMOS管的栅极电压大于或等于电路电源电压VCC与器件电源电压VDD之差。作为本专利技术的进一步改进，所述第二PMOS管的源极和栅极之间并联设有第三电阻R3，第二PMOS管的栅极和第二NMOS管的漏极之间设有第四电阻R4，第三电阻R3和第四电阻R4用于对电路电源电压VCC进行分压，以对第一PMOS管进行电压过载保护。作为本专利技术的进一步改进，所述第二PMOS管的栅极电压大于或等于电路电源电压VCC与器件电源电压VDD之差。本专利技术的有益效果是：IO电路结构简单，仅使用数字逻辑标准单元低压器件和电阻，易于集成；具有灵活适应性，适用于各种工艺，通过调节电阻比例可适应大部分IO电压范围；自我静电防护，IO电路结构不会破坏静电防护功能，可实现驱动级的自我静电防护。附图说明为了更清楚地说明本专利技术实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本专利技术中记载的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。图1为本专利技术一具体实施例中基于低压器件的高压高速IO电路的原理图。具体实施方式为了使本
的人员更好地理解本专利技术中的技术方案，下面将结合本专利技术实施例中的附图，对本专利技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本专利技术一部分实施例，而不是全部的实施例。基于本专利技术中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本专利技术保护的范围。本专利技术使用低压器件构成的高压高速IO电路，包括若干NMOS管、若干PMOS管，优选地，还包括若干用于对PMOS管进行分压的电阻R。参图1所示，本专利技术的一具体实施例中基于低压器件的高压高速IO电路包括两个PMOS管及四个NMOS管，PMOS管包括第一PMOS管(PM1)和第二PMOS管(PM2)，NMOS管包括第一NMOS管(NM1)和第二NMOS管(NM1)、第三NMOS管(NM3)和第四NMOS管(NM4)。具体地，本实施例中的高压高速IO电路包括：第一PMOS管(PM1)和第二PMOS管(PM2)，串联设置于电路电源电压VCC和IO接口之间，第一PMOS管(PM1)用于控制电路电源电压VCC到IO接口之间通路的打开和关断，第二PMOS管(PM2)用于对第一PMOS管(PM1)进行电压过载保护；第一NMOS管(NM1)和第二NMOS管(NM2)，串联设置于第二PMOS管(PM2)和电路地电位VSS之间，其中，第一NMOS管(NM1)和电路地电位VSS相连，第二NMOS管(NM2)和第二PMOS管(PM2)相连，第一NMOS管(NM1)用于接收第一低压差分输入信号IN-，第二NMOS管(NM2)用于对第一NMOS管(NM1)进行电压过载保护；第三NMOS管(NM3)和第四NMOS管(NM4)，串联设置于第一PMOS管(PM1)和电路地电位VSS之间，其中，第三NMOS管(NM3)和电路地电位VSS相连，第四NMOS管(NM4)和第一PMOS管(PM1)相连，第三NMOS管(NM3)用于接收第二低压差分输入信号IN+，第四NMOS管(NM4)用于对第三NMOS管(NM3)进行电压过载保护。本实施例中第二NMOS管(NM2)和第四NMOS管(NM4)的器件电源电压为VDD；当第二低压差分输入信号IN+为VSS并且第一低压差分输入信号IN-为VDD时，第一PMOS管(PM1)截止，IO接口输出电压为VSS；当第二低压差分输入信号IN本文档来自技高网...

【技术保护点】
1.一种基于低压器件的高压高速IO电路，其特征在于，所述IO电路包括：第一PMOS管和第二PMOS管，串联设置于电路电源电压VCC和IO接口之间，第一PMOS管用于控制电路电源电压VCC到IO接口之间通路的打开和关断，第二PMOS管用于对第一PMOS管进行电压过载保护；第一NMOS管和第二NMOS管，串联设置于第二PMOS管和电路地电位VSS之间，其中，第一NMOS管和电路地电位VSS相连，第二NMOS管和第二PMOS管相连，第一NMOS管用于接收第一低压差分输入信号IN‑，第二NMOS管用于对第一NMOS管进行电压过载保护；第三NMOS管和第四NMOS管，串联设置于第一PMOS管和电路地电位VSS之间，其中，第三NMOS管和电路地电位VSS相连，第四NMOS管和第一PMOS管相连，第三NMOS管用于接收第二低压差分输入信号IN+，第四NMOS管用于对第三NMOS管进行电压过载保护。

【技术特征摘要】
1.一种基于低压器件的高压高速IO电路，其特征在于，所述IO电路包括：第一PMOS管和第二PMOS管，串联设置于电路电源电压VCC和IO接口之间，第一PMOS管用于控制电路电源电压VCC到IO接口之间通路的打开和关断，第二PMOS管用于对第一PMOS管进行电压过载保护；第一NMOS管和第二NMOS管，串联设置于第二PMOS管和电路地电位VSS之间，其中，第一NMOS管和电路地电位VSS相连，第二NMOS管和第二PMOS管相连，第一NMOS管用于接收第一低压差分输入信号IN-，第二NMOS管用于对第一NMOS管进行电压过载保护；第三NMOS管和第四NMOS管，串联设置于第一PMOS管和电路地电位VSS之间，其中，第三NMOS管和电路地电位VSS相连，第四NMOS管和第一PMOS管相连，第三NMOS管用于接收第二低压差分输入信号IN+，第四NMOS管用于对第三NMOS管进行电压过载保护。2.根据权利要求1所述的基于低压器件的高压高速IO电路，其特征在于，所述第二NMOS管和第四NMOS管的器件电源电压为VDD；当第二低压差分输入信号IN+为VSS并且第一低压差分输入信号IN-为VDD时，第一PMOS管截止，IO接口输出电压为VSS；当第二低压差分输入信号IN+为VDD并且第一低压差分输入信号IN-为VSS时，第一PMOS管导通，IO接口输出电压为VCC。3.根据权利要求1所述的基于低压器件的高压高速IO电路，其特征在于，所述第一PMOS管的栅极与第四NMOS管相连，源极与电路电源电压VCC相连，漏极与第二PMOS管相连，第二PMOS管的栅极与电路地电位VSS相连，源极与第一PMOS管相连，漏极与和IO接口相连。4.根据权利要求3所述的基于低压器件的高压高速IO电路，其特征在于，所述第一PMOS管和第二PMOS管的井电位分别于电路电源电压VCC相...

【专利技术属性】
技术研发人员：不公告发明人，
申请(专利权)人：苏州睿晟芯微电子科技有限公司，
类型：发明
国别省市：江苏,32