A semiconductor device is provided. The semiconductor device includes: a substrate, including a lower wiring; a first interlayer insulating film, which is arranged on the substrate and includes a first region and a second region above the first region; an etching stop film, which is located on the first interlayer insulating film; a second interlayer insulating film, which is located on the etching stop film; and a first upper wiring, which is located on the second interlayer insulating film, which is located on the etching stop film. The etching stop film and the second area of the first interlayer insulation film are described, and the first upper wiring is separated from the lower wiring; and the through hole is located in the first area of the first interlayer insulation film, and the through hole connects the lower wiring with the first upper wiring.
【技术实现步骤摘要】
半导体器件及其制造方法相关申请的相交引用本申请要求于2017年11月15日在韩国知识产权局递交的韩国专利申请号10-2017-0152069的优先权,在此通过参考引入其全部公开内容。
本公开涉及一种半导体器件及其制造方法。
技术介绍
随着半导体器件的尺寸缩小由于电子技术的发展而迅速推进,期望半导体芯片的高集成度和低功耗。结果,诸如布线之类的电路组件之间的间隔逐渐减小,并且可能会发生泄漏问题等。此外,为了实现半导体芯片的高集成度和低功耗,布线层的高宽比增加。正在进行各种研究以形成具有增加的高宽比的布线层,以便不包含缺陷。
技术实现思路
本专利技术构思的一个方面提供了一种能够减少上布线与通孔之间的短路现象的半导体器件。本专利技术构思的另一方面提供了一种用于制造半导体器件的方法,该方法能够减少上布线与通孔之间的短路现象。然而,本专利技术构思的各方面不限于本文所阐述的方面。通过参考以下给出的本专利技术构思的详细描述,本专利技术构思的上述和其它方面对于本专利技术构思所属领域的普通技术人员将变得更加清楚。根据本专利技术构思的一些实施例,提供了一种半导体器件,包括:衬底,包括下布线;第一层间绝缘膜,设置在所述衬底上并且包括第一区域以及在所述第一区域上方的第二区域;蚀刻停止膜,位于所述第一层间绝缘膜上;第二层间绝缘膜,位于所述蚀刻停止膜上;第一上布线,位于所述第二层间绝缘膜、所述蚀刻停止膜、以及所述第一层间绝缘膜的所述第二区域中,并且所述第一上布线与所述下布线间隔开;以及通孔,位于所述第一层间绝缘膜的所述第一区域中,并且所述通孔将所述下布线与所述第一上布线相连,其中,所述第一 ...
【技术保护点】
1.一种半导体器件,包括:衬底,包括下布线;第一层间绝缘膜,设置在所述衬底上并且包括第一区域以及在所述第一区域上方的第二区域;蚀刻停止膜,位于所述第一层间绝缘膜上;第二层间绝缘膜,位于所述蚀刻停止膜上;第一上布线,位于所述第二层间绝缘膜、所述蚀刻停止膜、以及所述第一层间绝缘膜的所述第二区域中,并且所述第一上布线与所述下布线间隔开;以及通孔,位于所述第一层间绝缘膜的所述第一区域中,并且所述通孔将所述下布线与所述第一上布线相连,其中,所述第一上布线包括位于所述第二层间绝缘膜中的第一部分、以及位于所述蚀刻停止膜和所述第一层间绝缘膜的所述第二区域中的第二部分,并且所述第一上布线的所述第二部分的侧壁包括台阶形状。
【技术特征摘要】
2017.11.15 KR 10-2017-01520691.一种半导体器件,包括:衬底,包括下布线;第一层间绝缘膜,设置在所述衬底上并且包括第一区域以及在所述第一区域上方的第二区域;蚀刻停止膜,位于所述第一层间绝缘膜上;第二层间绝缘膜,位于所述蚀刻停止膜上;第一上布线,位于所述第二层间绝缘膜、所述蚀刻停止膜、以及所述第一层间绝缘膜的所述第二区域中,并且所述第一上布线与所述下布线间隔开;以及通孔,位于所述第一层间绝缘膜的所述第一区域中,并且所述通孔将所述下布线与所述第一上布线相连,其中,所述第一上布线包括位于所述第二层间绝缘膜中的第一部分、以及位于所述蚀刻停止膜和所述第一层间绝缘膜的所述第二区域中的第二部分,并且所述第一上布线的所述第二部分的侧壁包括台阶形状。2.根据权利要求1所述的半导体器件,其中,在所述第一层间绝缘膜的所述第二区域与所述蚀刻停止膜之间的边界处,所述第一上布线的所述第二部分在所述第一层间绝缘膜的所述第二区域中的第一宽度小于所述第一上布线的所述第二部分在所述蚀刻停止膜中的第二宽度。3.根据权利要求2所述的半导体器件,其中,所述第一上布线包括在第一方向上延伸的短边,其中,所述第一宽度和所述第二宽度是在所述第一方向上测量的值,并且其中,所述第一方向是平行于所述衬底的上表面的方向。4.根据权利要求1所述的半导体器件,其中,所述第一上布线的所述第二部分在所述第一层间绝缘膜的所述第二区域中的侧壁包括与所述第一上布线的下表面的参考点间隔开第一距离的第一点、以及与所述参考点间隔开小于所述第一距离的第二距离的第二点,并且所述第一上布线的所述第二部分在所述第一点处的宽度大于所述第一上布线的所述第二部分在所述第二点处的宽度。5.根据权利要求1所述的半导体器件,其中,所述第一上布线包括在第一方向上延伸的短边、以及在与所述第一方向相交的第二方向上延伸并连接到所述短边的长边,其中,在所述第一层间绝缘膜的所述第二区域与所述蚀刻停止膜之间的边界处,所述第一上布线的所述第二部分在所述第一上布线的所述第二区域中在所述第一方向上的第一宽度小于所述第一上布线的所述第二部分在所述蚀刻停止膜中在所述第一方向上的第二宽度,其中,在所述第一层间绝缘膜的所述第二区域与所述蚀刻停止膜之间的边界处,所述第一上布线的所述第二部分在所述第一层间绝缘膜的所述第二区域中在所述第二方向上的第三宽度小于所述第一上布线的所述第二部分在所述蚀刻停止膜中在所述第二方向上的第四宽度,并且其中,所述第一方向是平行于所述衬底的上表面的方向。6.根据权利要求1所述的半导体器件,还包括:第二上布线,位于所述第二层间绝缘膜和所述蚀刻停止膜中,所述第二上布线与所述第一上布线间隔开,并且所述第二上布线设置在所述第一层间绝缘膜的所述第二区域上,并且其中,从所述衬底的上表面到所述第一上布线的下表面的第一高度小于从所述衬底的所述上表面到所述第二上布线的下表面的第二高度。7.根据权利要求1所述的半导体器件,其中,所述第一上布线包括在第一方向上延伸的短边、以及在与所述第一方向相交的第二方向上延伸并连接到所述短边的长边,其中,所述第一上布线的所述第二部分在所述第一层间绝缘膜的所述第二区域中在所述第一方向上的宽度在从所述第一上布线的上表面朝向所述第一上布线的下表面的方向上减小,并且其中,所述第一上布线的所述第二部分在所述第一层间绝缘膜的所述第二区域中在所述第二方向上的宽度在从所述第一上布线的所述上表面朝向所述第一上布线的所述下表面的方向上减小。8.根据权利要求1所述的半导体器件,其中,所述第一层间绝缘膜的所述第一区域中包括的材料的介电常数不同于所述第一层间绝缘膜的所述第二区域中包括的材料的介电常数。9.根据权利要求1所述的半导体器件,其中,所述第一层间绝缘膜的所述第一区域和所述第一层间绝缘膜的所述第二区域包含相同的材料成分。10.一种半导体器件,包括衬底,包括下布线;第一层间绝缘膜,设置在所述衬底上并且包括第一区域以及在所述第一区域上方的第二区域;蚀刻停止膜,位于所述第一层间绝缘膜上;第二层间绝缘膜,位于所述蚀刻停止膜上;通孔,在所述第一层间绝缘膜的所述第一区域中连接到所述下布线;沟槽,位于所述第二层间绝缘膜、所述蚀刻停止膜、以及所述第一层间绝缘膜的所述第二区域中,并且所述沟槽暴露所述通孔;以及第一上布线,位于所述通孔上...
【专利技术属性】
技术研发人员:徐顺硕,白宗玟,朴水贤,安商燻,吴赫祥,李义福,
申请(专利权)人:三星电子株式会社,
类型:发明
国别省市:韩国,KR
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