在具有现有TLP定义的PCIE上的持久存储器写入语义制造技术

本公开的各方面涉及包括应用处理器的系统、方法和设备。所述应用处理器包括接口逻辑，所述接口逻辑用于使用符合快速外围部件互连(PCIe)协议的双向互连链路与通信模块接口。所述接口逻辑用于从链路上接收数据分组，所述数据分组包括报头和数据有效载荷；确定在所述数据分组的报头中设置的提示位；基于所设置的提示位来确定在所述数据分组报头中的转向标签值；并且基于在报头中设置的转向标签将数据有效载荷传送到非易失性存储器。

【技术实现步骤摘要】
【国外来华专利技术】在具有现有TLP定义的PCIE上的持久存储器写入语义相关申请的交叉引用本申请要求2016年9月29日提交的专利技术名称为“PERSISTENTMEMORYWRITESEMANTICESONPCIEWITHEXISTINGTLPDEFINITION”的美国非临时专利申请No.15/280,730的优先权，其全部内容通过引用合并于此。
本公开涉及计算系统，并且特别地(但非排他地)涉及在具有现有TLP定义的PCIe上的持久存储器写入语义。
技术介绍
系统存储器可以使用易失性存储器(例如DRAM)来实现，其中预期在移除电源时数据会丢失。写入非易失性存储器的关键语义是写入数据的源能够知道数据何时是持久的，并且保护其免受电力损失的影响。对于IO设备，传送这一信息涉及跨PCIe进行传送。目前还不存在IO设备如何与目标子系统通信以实现持久写入数据保证的标准模型。附图说明图1示出了包括多核处理器的计算系统的框图的实施例。图2是根据本公开实施例的示例性计算系统的示意图。图3是根据本公开实施例的具有示例性转向标签字段302的PCIe报头的示意图。图4A是根据本公开实施例的存储器写入存取的示意图。图4B是根据本公开实施例的存储器写入存取的示意图。图5是根据本公开实施例的用于写入非易失性存储器的过程流程图。图6示出了根据本公开实施例的包括互连架构的计算系统的实施例。图7示出了根据本公开实施例的包括分层堆栈的互连架构的实施例。图8示出了根据本公开实施例的要在互连架构内生成或接收的请求或分组的实施例。图9示出了根据本公开实施例的用于互连架构的发射器和接收器对的实施例。图10示出了根据本公开实施例的包括处理器的计算系统的框图的另一实施例。图11示出了根据本公开实施例的包括多个处理器插座的计算系统的块的实施例。具体实施方式在以下描述中，阐述了许多具体细节，诸如特定类型的处理器和系统配置、特定硬件结构、特定架构和微架构细节、特定寄存器配置、特定指令类型、特定系统部件、特定测量值/高度、特定处理器管线阶段和操作等的示例，以便提供对本专利技术的透彻理解。然而，对于本领域技术人员显而易见的是，不需要采用这些具体细节来实施本专利技术。在其他实例中，为了避免不必要地模糊本专利技术，没有详细描述众所周知的部件或方法，例如特定和替代的处理器架构、用于所描述的算法的特定逻辑电路/代码、特定固件代码、特定互连操作、特定逻辑配置、特定制造技术和材料、特定编译器实现、代码中算法的特定表达、特定的断电和门控技术/逻辑以及计算机系统的其他特定操作细节。虽然可以参考特定集成电路中的节能和能量效率来描述以下实施例，例如在计算平台或微处理器中，但是其他实施例也适用于其他类型的集成电路和逻辑设备。本文描述的实施例的类似技术和教导可以应用于其他类型的电路或半导体设备，其也可以受益于更好的能量效率和节能。例如，所公开的实施例不限于台式计算机系统或UltrabooksTM。并且还可以用于其他设备，例如手持设备、平板计算机、其他薄型笔记本计算机、片上系统(SOC)设备和嵌入式应用。手持设备的一些示例包括蜂窝电话、互联网协议设备、数码相机、个人数字助理(PDA)和手持PC。嵌入式应用通常包括微控制器、数字信号处理器(DSP)、片上系统、网络计算机(NetPC)、机顶盒、网络集线器、广域网(WAN)交换机或可以执行下文教导的功能和操作的任何其他系统。此外，这里描述的装置、方法和系统不限于物理计算设备，而是还可以涉及用于节能和能量效率的软件优化。如将在以下描述中变得容易理解的，本文描述的方法、装置和系统的实施例(无论是参考硬件、固件、软件还是其组合)对于与性能考虑平衡的“绿色技术”未来是至关重要的。随着计算系统的发展，其中的部件变得更加复杂。结果，在部件之间耦合和通信的互连架构的复杂性也在增加，以确保满足最佳部件操作的带宽要求。此外，不同的细分市场要求互连架构的不同方面以满足市场需求。例如，服务器需要更高的性能，而移动生态系统有时会牺牲整体性能以节省电力。然而，大多数结构的独特目的是提供最高可能的性能和最大功率节省。下面讨论了许多互连，这些互连将潜在地受益于本文所述的本专利技术的各方面。参考图1，描绘了包括多核处理器的计算系统的框图的实施例。处理器100包括任何处理器或处理设备，例如微处理器、嵌入式处理器、数字信号处理器(DSP)、网络处理器、手持式处理器、应用处理器、协处理器、片上系统(SOC)或执行代码的其他设备。在一个实施例中，处理器100包括至少两个核心—核心101和102，其可以包括不对称核心或对称核心(所示实施例)。然而，处理器100可以包括可以是对称或不对称的任何数量的处理元件。在一个实施例中，处理元件指的是支持软件线程的硬件或逻辑。硬件处理元件的示例包括：线程单元，线程槽，线程，处理单元，上下文，上下文单元，逻辑处理器，硬件线程，核心和/或任何其他元件，其能够保持处理器的状态，例如执行状态或架构状态。换句话说，在一个实施例中，处理元件指的是能够独立地与代码相关联的任何硬件，例如软件线程、操作系统、应用或其他代码。物理处理器(或处理器插座)通常是指集成电路，其潜在地包括任何数量的其他处理元件，例如核心或硬件线程。核心通常是指位于能够维护独立架构状态的集成电路上的逻辑，其中每个独立维护的架构状态与至少一些专用执行资源相关联。与核心相比，硬件线程通常是指位于能够维护独立架构状态的集成电路上的任何逻辑，其中独立维护的架构状态共享对执行资源的存取。可以看出，当特定资源被共享而其他资源专用于架构状态时，在硬件线程和核心的命名之间的界限重叠。然而，操作系统通常将核心和硬件线程视为单独的逻辑处理器，其中操作系统能够单独地调度在每个逻辑处理器上的操作。物理处理器100如图1中所示包括两个核心—核心101和102。这里，核心101和102被认为是对称核心，即具有相同的配置、功能单元和/或逻辑的核心。在另一实施例中，核心101包括乱序处理器核心，而核心102包括有序处理器核心。然而，核心101和102可以从任何类型的核心中单独选择，例如本机核心、软件管理核心、适于执行本机指令集架构(ISA)的核心、适于执行转换的指令集架构(ISA)的核心、共同设计的核心或其他已知核心。在异构核心环境(即，非对称核心)中，可以利用特定形式的转换(例如二进制转换)来在一个或两个核心上调度或执行代码。然而，为了进一步讨论，在所描绘的实施例中，核心101中示出的功能单元在下面进一步详细描述，因为核心102中的单元以类似的方式操作。如图所示，核心101包括两个硬件线程101a和101b，它们也可以被称为硬件线程槽101a和101b。因此，在一个实施例中，诸如操作系统的软件实体潜在地将处理器100视为四个单独的处理器，即，能够同时执行四个软件线程的四个逻辑处理器或处理元件。如上所述，第一线程与架构状态寄存器101a相关联，第二线程与架构状态寄存器101b相关联，第三线程可以与架构状态寄存器102a相关联，并且第四线程可以与架构状态寄存器102b相关联。这里，每个架构状态寄存器(101a、101b、102a和102b)可以被称为处理元件、线程槽或线程单元，如上所述。如图所示，架构状态寄存器101a在架构状态寄存器101b本文档来自技高网...

【技术保护点】
1.一种装置，包括：应用处理器，包括：接口逻辑，用于使用符合快速外围部件互连(PCIe)协议的双向互连链路与通信模块接合，所述接口逻辑用于：从链路上接收数据分组，所述数据分组包括报头和数据有效载荷；确定在所述数据分组的报头中设置的提示位；基于所设置的提示位确定在所述数据分组报头中的转向标签值；以及基于在报头中设置的转向标签将所述数据有效载荷传送到非易失性存储器。

【技术特征摘要】
【国外来华专利技术】2016.09.29 US 15/280,7301.一种装置，包括：应用处理器，包括：接口逻辑，用于使用符合快速外围部件互连(PCIe)协议的双向互连链路与通信模块接合，所述接口逻辑用于：从链路上接收数据分组，所述数据分组包括报头和数据有效载荷；确定在所述数据分组的报头中设置的提示位；基于所设置的提示位确定在所述数据分组报头中的转向标签值；以及基于在报头中设置的转向标签将所述数据有效载荷传送到非易失性存储器。2.根据权利要求1所述的装置，还包括存储器控制器逻辑，所述存储器控制器逻辑用于：将写入完成消息传送到所述接口逻辑；并且还包括接口逻辑，用于：从所述存储器控制器逻辑接收针对到非易失性存储器的写入存取的写入完成；接收对于所述写入存取的读取完成请求；在从所述存储器控制器逻辑接收每个写入完成之后传送读取完成。3.根据权利要求2所述的装置，还包括接口逻辑，所述接口逻辑用于：延迟响应所述读取完成消息，直到所有先前的写入完成已被所述接口逻辑接收为止。4.根据权利要求2所述的装置，还包括接口逻辑，所述接口逻辑用于：接收多个写入存取请求；并且还包括存储器控制器逻辑，所述存储器控制器逻辑用于：执行多个写入存取请求；并且将多个写入存取完成消息传送到所述接口逻辑。5.根据权利要求1所述的装置，其中，所述提示位包括事务层分组处理提示位。6.根据权利要求1所述的装置，还包括存储器控制器逻辑，所述存储器控制器逻辑用于：从分组报头识别高速缓存提示；以及在执行到所述非易失性存储器的写入存取之前对写入请求进行高速缓存。7.根据权利要求1所述的装置，还包括接口逻辑，所述接口逻辑用于对所述转向标签值进行解码以确定所述写入存取是到非易失性存储器的写入存取。8.根据权利要求1所述的装置，其中，所述接口逻辑包括PCIe根端口逻辑。9.一种方法，包括：接收一个或多个数据分组，每个数据分组包括数据分组报头以及数据有效载荷，所述数据分组报头包括提示位和转向标签位；确定所述提示位被设置；基于确定所述提示位被设置来确定转向标签值；解释所述转向标签值以将所述数据有效载荷写入非易失性存储器；以及基于所述转向标签值将所述数据有效载荷传送到所述非易失性存储器。10.根据权利要求9所述的方法，其中，所述提示位包括事务层分组处理提示位。11.根据权利要求9所述的方法，还包括：接收对于写入存取的冲洗读取完成请求；以及在接收到针对到所述非易失性存储器的每个写入存取的写入完成之后传送读取完成。12.根据权利要求11所述的方法，还包括延迟传送所述读取完成，直到在接收到针对到所述非易失性存储器的每个先前的写入存取的写入存取完成消息之后为止。13.根据权利要求9所述的方法，还包括：从分组报头识别高速缓存提示；以及在执行到所述非易失性存储器的写入存取之前...

【专利技术属性】
技术研发人员：M·A·施密瑟尔，R·K·拉马努詹，F·施默勒，D·M·李，I·阿加瓦尔，D·J·哈里曼，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：美国,US