半导体芯片及其形成方法技术

提供一种半导体芯片的形成方法，包括：提供硅承载晶片，其具有第一面及第二面，其中外延III‑V族半导体区及氧化区设置在第一面上，且外延III‑V族半导体区及氧化区具有从硅承载晶片的第一面量起大抵相同的高度，外延III‑V族半导体区侧壁接触氧化区侧壁；在外延III‑V族半导体区及氧化区顶表面形成共晶接合层；接合互补式金氧半晶片至共晶接合层；随后去除硅承载晶片；单粒化互补式金氧半晶片以形成三维集成电路，其皆包含互补式金氧半基板及III‑V族光学装置，互补式金氧半基板及III‑V族光学装置分别对应互补式金氧半晶片及III‑V族光学装置的一部分。

Semiconductor Chip and Its Formation Method

A method for forming a semiconductor chip is provided, which includes: providing a silicon bearing wafer with the first and second sides, in which the epitaxy III V semiconductor region and oxidation region are located on the first side, and the epitaxy III V semiconductor region and oxidation region have the same height from the first side of the silicon bearing wafer, and the side wall of the epitaxy III V semiconductor region contacts the side wall of the oxidation region; Eutectic junction layer is formed on the top surface of epitaxy III V semiconductor region and oxidation region; complementary gold-oxide semiconductors are bonded to eutectic junction layer; silicon bearing wafers are subsequently removed; single-grain complementary gold-oxide semiconductors are used to form three-dimensional integrated circuits, which include complementary gold-oxygen semiconductors and III V optical devices, complementary gold-oxygen semiconductors and III V optical devices correspond to each other, respectively. Supplementary Oxygen Semi-wafer and Part of III_V Optical Device.

【技术实现步骤摘要】
半导体芯片及其形成方法
本专利技术实施例关于一种半导体芯片及其形成方法，且特别关于一种用于晶片对晶片接合的半导体芯片及其形成方法。
技术介绍
众所皆知，在所有种类的电子元件及其他装置中皆使用了半导体芯片。由于现今广泛使用这种芯片，以及消费者需要更强大及更小型的装置，使芯片制造商不断降低芯片的物理尺寸并不断增加芯片的功能性。为了缩小芯片脚位(chipfootprint)，制造商日益推进以获得更小的特征尺寸及晶粒尺寸，使得在固定尺寸的晶片内具有更多的晶粒。为了缩小芯片的高度，制造商努力创造了三维或堆叠的集成电路(3DIC’s)。这些堆叠芯片的现有制造方法(例如用于将单个芯片接合到其它芯片或晶片的取放(pick-and-place)方法)可能是耗时的。在给定的晶片尺寸中，晶粒的密度越高，这种接合过程消耗的时间越长，其降低了以每小时接合的晶片量来测量的制造产量。设想下一代制造方法将III-V族装置整合到互补式金氧半(ComplementaryMetalOxideSemiconductor，CMOS)芯片或晶片上，从而实现高可靠性、高速度及脚位效率的方式。
技术实现思路
本专利技术一些实施例提供一种半导体芯片的形成方法，包括：提供硅承载晶片，硅承载晶片具有第一面及第二面，其中外延III-V族半导体区及氧化区设置在第一面上，且外延III-V族半导体区及氧化区具有从硅承载晶片的第一面量起大抵相同的高度，以及其中外延III-V族半导体区的侧壁接触氧化区的侧壁；在外延III-V族半导体区及氧化区的顶表面形成共晶接合层；接合互补式金氧半晶片(CMOS)至共晶接合层；在接合互补式金氧半晶片至共晶接合层后，去除硅承载晶片；以及单粒化互补式金氧半晶片以形成三维集成电路(3DICs)，其中三维集成电路中的每一个皆包含互补式金氧半基板及III-V族光学装置，互补式金氧半基板对应互补式金氧半晶片的一部分，且III-V族光学装置对应III-V族半导体区的一部分。本专利技术另一些实施例提供一种半导体芯片，包括：互补式金氧半集成电路，包括半导体装置、内连线结构，设置在半导体装置上且电性耦合半导体装置、及黏接接合层，设置在内连线结构上；III-V族集成电路，包括III-V族半导体柱的阵列、以及共晶接合层，接合III-V族半导体柱的基座部分及黏接接合层，其中保护层部分地延伸至III-V族半导体柱的上表面上且填充附近的柱间的沟槽以接触内连线结构的上表面；以及其中在沟槽中设置导电重分布结构，且导电重分布结构电性耦合III-V族半导体柱的上表面至内连线结构中的接触垫，导电重分布结构留下在III-V族半导体柱上的开口，以使光可从III-V族半导体柱的上表面传送。本专利技术又一些实施例提供一种半导体芯片，包括：互补式金氧半集成电路，包括半导体装置、内连线结构，电性耦合且设置在半导体装置上、导电层，设置在内连线结构上、及黏着接合层，设置在导电层上；III-V族集成电路，包括：III-V族半导体柱的阵列及III-V族栏(fences)的阵列，其中III-V族栏横向地与III-V族半导体柱分隔开；氧化层，与III-V族半导体柱及III-V族栏的上表面及下表面共面，且其中III-V族栏的第一侧壁有非垂直边，非垂直边直接接触氧化层的侧壁，氧化层具有共形非垂直边缘；第一共晶接合区及第二共晶接合区，分别直接设置在III-V族半导体柱及III-V族栏下，第一共晶接合区及第二共晶接合区连接III-V族半导体柱及III-V族栏的底部至黏着接合层，且其中第二共晶接合区位于氧化区下且直接接触氧化区。附图说明以下将配合所附附图详述本专利技术的实施例。应注意的是，依据在业界的标准做法，各种特征并未按照比例绘示且仅用以说明例示。事实上，可能任意地放大或缩小元件的尺寸，以清楚地表现出本专利技术的特征。图1A及1B绘示出从晶片对晶片接合方法得到的包括互补式金氧半集成电路及III-V族集成电路的半导体芯片结构的的剖面图。图2A及2B绘示出包括与氧化区相邻的成长III-V族半导体区域形状轮廓的半导体芯片结构的各种视图。图3绘示出制造三维集成电路的示例性方法的流程图。图4至24绘示出描述三维集成电路的制造方法的一系列剖面图。图25至28绘示出在芯片载座上制造氧化及外延区的替代方法。【符号说明】100～三维半导体集成电路芯片100A～结构102～互补式金氧半集成电路104、104'～III-V族集成电路106～半导体装置108～内连线结构108s～上表面110～黏接接合层112～内连线层114～接触垫116～导电层120～III-V族半导体柱120a～顶表面区122、122A～共晶接合层124～保护层126～金属重分布结构126a～重分布结构区126A～顶表面128～导电垫128a～垫脚位区130～光202、202'～III-V族栏204、204'～氧化层206～第一侧壁208、208'～第二侧壁210～上段212～下段214～距离216～轮廓218～高度220～间隔物222～硬掩模层300～流程图302、306、308、310、312、314、316、318～步骤304A、304B～技术402、402A～硅承载晶片404～第一面406～第二面408～第一氧化层高度502～氧化区504、504A～氧化区侧壁506、506A～露出区602～外延III-V族半导体层602A～外延III-V族半导体区606～下外延侧壁608～第一高度610～上外延侧壁612～中跨高度(mid-spanheight)1002～图案化介电材料1202～硬掩模层1302～光阻掩模1402～氧化平台1404～硬掩模盖1408～开口区1502～场开放宽度1504～光阻掩模1506～氧化基座1704～氧化区1802～图案化介电结构1804～空腔1902～导孔2102～灌封材料2104～光阻掩模2202～光阻掩模2302～介电层2304～重分布层2502～外延III-V族半导体层2504～外延层高度具体实施方式以下公开许多不同的实施方法或是例子来实行所提供的标的的不同特征，以下描述具体的元件及其排列的实施例以阐述本专利技术。当然这些实施例仅用以例示，且不该以此限定本专利技术的范围。例如，在说明书中提到第一特征形成于第二特征之上，其包括第一特征与第二特征是直接接触的实施例，另外也包括于第一特征与第二特征之间另外有其他特征的实施例，亦即，第一特征与第二特征并非直接接触。此外，在不同实施例中可能使用重复的标号或标示，这些重复仅为了简单清楚地叙述本专利技术，不代表所讨论的不同实施例及/或结构之间有特定的关系。此外，其中可能用到与空间相关用词，例如“在…下方”、“下方”、“较低的”、“上方”、“较高的”及类似的用词，这些空间相关用词为了便于描述图示中一个(些)元件或特征与另一个(些)元件或特征之间的关系，这些空间相关用词包括使用中或操作中的装置的不同方位，以及附图中所描述的方位。当装置被转向不同方位时(旋转90度或其他方位)，则其中所使用的空间相关形容词也将依转向后的方位来解释。目前已知将III-V族晶粒与互补式金氧半晶体管晶粒整合的的方法可包括将多个III-V族晶粒或「印记(stamp)」各自放置在互补式金氧半晶片上并且便在其接触处接合。这种制程通常称为「取放」本文档来自技高网...

【技术保护点】
1.一种半导体芯片的形成方法，包括：提供一硅承载晶片，该硅承载晶片具有一第一面及一第二面，其中一外延III‑V族半导体区及一氧化区设置在该第一面上，且该外延III‑V族半导体区及该氧化区具有从该硅承载晶片的该第一面量起大抵相同的高度，以及其中该外延III‑V族半导体区的一侧壁接触该氧化区的一侧壁；在该外延III‑V族半导体区及该氧化区的一顶表面形成一共晶接合层；接合一互补式金氧半晶片至该共晶接合层；在接合该互补式金氧半晶片至该共晶接合层后，去除该硅承载晶片；以及单粒化该互补式金氧半晶片以形成多个三维集成电路，其中该些三维集成电路中的每一个皆包含一互补式金氧半基板及一III‑V族光学装置，该互补式金氧半基板对应该互补式金氧半晶片的一部分，且该III‑V族光学装置对应该III‑V族半导体区的一部分。

【技术特征摘要】
2017.08.28 US 15/688,2001.一种半导体芯片的形成方法，包括：提供一硅承载晶片，该硅承载晶片具有一第一面及一第二面，其中一外延III-V族半导体区及一氧化区设置在该第一面上，且该外延III-V族半导体区及该氧化区具有从该硅承载晶片的该第一面量起大抵相同的高度，以及其中该外延III-V族半导体区的一侧壁接触该氧化区的一侧壁；在该外延III-V族半导体区及该氧化区的一顶表面形成一共晶接合层；接合一互补式金氧半晶片至该共晶接合层；在接合该互补式金氧半晶片至该共晶接合层后，去除该硅承载晶片；以及单粒化该互补式金氧半晶片以形成多个三维集成电路，其中该些三维集成电路中的每一个皆包含一互补式金氧半基板及一III-V族光学装置，该互补式金氧半基板对应该互补式金氧半晶片的一部分，且该III-V族光学装置对应该III-V族半导体区的一部分。2.如权利要求1所述的半导体芯片的形成方法，其中提供该硅承载晶片包括：在该硅承载晶片的该第一表面上成长一氧化物层，其中该氧化物层包括从该硅承载晶片的该第一面量起的一第一氧化物层高度；选择性地图案化及蚀刻该氧化物层，以建立延伸至该硅承载晶片的一上表面的该氧化区及多个沟槽，其中该些沟槽在该硅承载晶片的该上表面创造多个露出区，且其中该些沟槽形成该氧化区的多个侧壁；在该些露出区上选择性地成长一外延III-V族半导体层，其中该外延III-V族半导体层对应该III-V族半导体区且跨越该些沟槽的一宽度且至少部分地接触该氧化区的该些侧壁，且其中在该外延III-V族半导体层的一中跨高度大抵等同该第一氧化物层高度。3.如权利要求2所述的半导体芯片的形成方法，其中成长该外延III-V族半导体层形成一下外延侧壁，该下外延侧壁具有从该硅承载晶片的第一表面量起的一第一高度，且其中该下外延侧壁接触该氧化区的该侧壁，以及一上外延侧壁，该上外延侧壁具有一第二高度，该第二高度从该第一高度延伸至该外延III-V族半导体层的一中跨高度，且其中该上外延侧壁与该氧化物区的该侧壁间隔开。4.如权利要求1所述的半导体芯片的形成方法，其中该互补式金氧半晶片包括：一单晶硅基板，包括多个半导体装置；多个内连线层，设置在该单晶硅基板上且电性耦合至该些半导体装置；多个接点，设置在该些内连线层上且电性耦合至该些内连线层；一导电层；设置在该些接点上且电性耦合至该些接点；以及一黏着接合层，设置在该导电层上且直接接触该导电层。5.如权利要求4所述的半导体芯片的形成方法，其中在去除该硅承载基板后，选择性地图案化且蚀刻该外延III-V族半导体区以形成多个沟槽，该些沟槽延伸至该共晶接合层的一上表面，其中该些沟槽定义与多个平台(mesa)顶表面及多个平台侧壁间隔开的多个III-V族半导体柱(pillar)，且其中该些沟槽在该共晶接合层的一顶表面上及靠近该些III-V族半导体柱处露出多个开口区；在该些平台顶表面、该些平台侧壁及该些开口区上形成一共形涂层；以及对该共形涂层进行一垂直回蚀刻制程，以从该些平台顶表面以及该些开口区优先地去除该共形涂层，以留下覆盖该些III-V族半导体柱的侧壁的多个间隔物。6.如权利要求5所述的半导体芯片的形成方法，其中形成该些三维集成电路包括形成多个导电垫及多个导孔，包括：在该平台顶表面上形成多个导电垫，其中该导电垫包括...

【专利技术属性】
技术研发人员：刘铭棋，李汝谅，蔡嘉雄，陈逸群，亚历山大·卡尼斯基，余振华，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾,71