有隔离层衬里的互连结构及半导体器件制造技术

一种半导体器件包括：第一导电结构，包括具有侧壁和底面的第一部分，其中，第一导电结构嵌入在第一介电层中；以及隔离层，包括第一部分和第二部分，其中，隔离层的第一部分加衬里于第一导电结构的第一部分的侧壁，并且隔离层的第二部分加衬里于第一导电结构的第一部分的至少部分底面。本发明专利技术的实施例还提供了有隔离层衬里的互连结构。

Interconnection Structures and Semiconductor Devices with Isolation Layer Lining

A semiconductor device includes: a first conductive structure, comprising a first part with a side wall and a bottom, in which the first conductive structure is embedded in the first dielectric layer; and an isolation layer, comprising the first part and the second part, wherein the first part of the isolation layer is lined with the side wall of the first part of the first conductive structure, and the second part of the isolation layer is lined with the first conductive layer. The bottom of at least part of the first part of an electrical structure. The embodiments of the present invention also provide an interconnection structure with an isolation layer lining.

【技术实现步骤摘要】
有隔离层衬里的互连结构及半导体器件
本专利技术的实施例一般地涉及半导体
，更具体地，涉及有隔离层衬里的互连结构及半导体器件。
技术介绍
半导体产业在追求更高的器件密度和更低的成本方面取得了显著的进步。在半导体器件的演化进程中，功能密度(例如，每个芯片区中的互连导电部件的数量)通常增大而几何尺寸缩小。这种按比例缩小工艺通常通过提高生产效率和降低相关成本来提供益处。然而，例如，通过减小相邻导电部件之间的距离而增加的功能密度已经增加了半导体器件的复杂性。因此，相邻导电部件之间的寄生耦合的影响可能变得越来越显著。相邻导电部件之间的这种日益显著的寄生耦合效应通常会导致更高的电阻-电容(RC)延迟，这降低了半导体器件的整体性能。为此，已经使用低k介电材料来形成隔离层以分离相邻的导电部件，因为其低的介电常数可用于减小与介电常数成正比的RC延迟。因此，介电常数越低，RC延迟越低。然而，低k介电材料通常是可以由相应的“孔隙率”来测定数量的多孔材料。通常，介电常数越低，孔隙率越高。应当理解，隔离层的这种高孔隙率可能不利地导致诸如隔离层的较差隔离性、相邻导电部件上的污染等的各种问题。换言之，存在隔离层的孔隙率(例如，相应的隔离能力)和介电常数(例如，相应的RC延迟)之间的折衷。因此，通过由低k介电材料形成的隔离层来隔离导电部件的传统方法并不完全令人满意。
技术实现思路
根据本专利技术的一方面，提供了一种半导体器件，包括：第一导电结构，包括具有侧壁和底面的第一部分，其中，所述第一导电结构嵌入在第一介电层中；以及隔离层，包括第一部分和第二部分，其中，所述隔离层的第一部分加衬里于所述第一导电结构的第一部分的侧壁，并且所述隔离层的第二部分加衬里于所述第一导电结构的第一部分的至少部分底面。根据本专利技术的另一方面，提供了一种半导体器件，包括：第一导电结构，具有侧壁和底面，其中，所述第一导电结构嵌入第一介电层中；以及隔离层，包括第一部分和第二部分，其中，所述隔离层的第一部分加衬里于所述第一导电结构的侧壁，并且所述隔离层的第二部分加衬里于所述第一导电结构的底面。根据本专利技术的又一方面，提供了一种半导体器件，包括：第一导电结构，包括具有侧壁和底面的第一部分，其中，所述第一导电结构嵌入第一介电层中；以及第一隔离层，包括第一部分和第二部分，其中，所述第一隔离层的第一部分加衬里于所述第一导电结构的第一部分的侧壁，并且所述第一隔离层的第二部分从所述第一隔离层的第一部分延伸，并且加衬里于所述第一导电结构的第一部分的第一部分底面。附图说明当结合附图进行阅读时，从以下详细描述可最佳地理解本专利技术的各个方面。应该注意，各个部件未按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸和几何结构可以被任意增大或减小。图1示出根据一些实施例的形成半导体器件的方法的流程图。图2A、图2B、图2C、图2D、图2E、图2F、图2G、图2H示出根据一些实施例的在各个制造阶段期间通过图1的方法制造的半导体器件的截面图。图3示出根据一些实施例的在一个制造阶段期间通过图1的方法的大多数操作制造的另一半导体器件的截面图。具体实施方式以下公开内容提供了许多用于实现所提供主题的不同特征的各个实施例。下面描述了组件和布置的具体实例以简化本专利技术。当然，这些仅仅是实例，而不旨在限制本专利技术。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件以直接接触的方式形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本专利技术可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。而且，为了便于描述，在此可以使用诸如“在…下方”、“在…下面”、“下部”、“在…之上”、“上部”等空间相对术语以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，并且在此使用的空间相对描述符可以同样地作出相应的解释。本专利技术提供了具有嵌入到低k介电材料中的一个或多个导电结构(或部件)的半导体器件的各个实施例，其中，隔离介电层连接在一个或多个导电结构和低k介电材料之间。每个导电结构可以用作半导体器件的互连结构，其中，互连结构配置为电连接至另一结构/部件/器件。根据本专利技术的一些实施例，隔离介电层沿着每个导电结构的相应侧壁延伸，并且沿着每个导电结构的相应下边界部分地或完全地延伸。因此，当要在半导体器件上方形成多个导电结构时，通常在传统的半导体器件中产生各种问题，围绕每个导电结构的至少部分的所公开的隔离介电层可以消除上述折衷。例如，在隔离介电层至少部分地围绕导电结构的情况下，除了低k介电材料之外，隔离介电层还可以将导电结构与任何相邻的导电结构隔离。因此，可以最佳地最小化低k介电材料的介电常数，而不用考虑低k介电材料的上述孔隙率问题。图1示出根据本专利技术的一个或多个实施例的形成包括一个或多个导电结构的半导体器件的方法100的流程图，其中，通过所公开的隔离介电层至少部分地围绕一个或多个导电结构。应当注意，方法100仅是实例，并不旨在限制本专利技术。因此，应当理解，可以在图1的方法100之前、期间和/或之后提供额外的操作，并且本文中可以仅简要地描述一些其他操作。在一些实施例中，方法100的操作可以分别与如图2A、图2B、图2C、图2D、图2E、图2F、图2G和图2H所示的各个制造阶段的半导体器件的截面图相关，下面将对其进行进一步详细地讨论。现在参考图1，方法100开始于操作102，其中，提供包括至少一个导电部件的衬底。方法100继续至操作104，其中，在衬底上方形成蚀刻停止层。方法100继续至操作106，其中，在蚀刻停止层上方形成低k介电层。方法100继续至操作108，其中，形成延伸穿过低k介电层和蚀刻停止层的凹腔。在一些实施例中，凹腔形成为暴露衬底的导电部件的上边界的至少部分，下面将对其进行进一步详细讨论。方法100继续至操作110，其中，在凹腔和低k介电层上方形成隔离介电层。方法100继续至操作112，其中，去除隔离介电层的位于至少一个导电部件上方的部分。方法100继续至操作114，其中，在衬底上方形成金属层以重新填充凹腔。方法100继续至操作116，其中，实施抛光工艺以形成导电结构。根据本专利技术的一些实施例，通过隔离介电层至少部分地围绕的导电结构配置为将衬底的导电部件电连接至一个或多个其他导电结构。特别地，如上所述，这种隔离介电层形成为进一步提供低k介电层的隔离，以允许最佳地最小化低k介电材料的介电常数，而不用考虑孔隙率问题。如上所述，图2A-图2H以截面图示出在图1的方法100的各个制造阶段处的半导体器件200的部分，其中，半导体器件200的部分包括通过所公开的隔离介电层至少部分地围绕的导电结构。半导体器件200可以包括在微处理器、存储器单元和/或其他集成电路(IC)中。而且，为了更好地理解本专利技术的概念，简化图2A至图2H。尽管图示出半导体器件200，但应当理解，为了清楚说明的目的，IC可以包括在图2A至图2H中未示出的诸如电阻器、电容器本文档来自技高网...

【技术保护点】
1.一种半导体器件，包括：第一导电结构，包括具有侧壁和底面的第一部分，其中，所述第一导电结构嵌入在第一介电层中；以及隔离层，包括第一部分和第二部分，其中，所述隔离层的第一部分加衬里于所述第一导电结构的第一部分的侧壁，并且所述隔离层的第二部分加衬里于所述第一导电结构的第一部分的至少部分底面。

【技术特征摘要】
2017.08.15 US 62/545,681;2018.07.25 US 16/045,5461.一种半导体器件，包括：第一导电结构，包括具有侧壁和底面的第一部分，其中，所述第一导电结构嵌入在第一介电层中；以及隔离层，包括第一部分和第二部分，其中，所述隔离层的第一部分加衬里于所述第一导电结构的第一部分的侧壁，并且所述隔离层的第二部分加衬里于所述第一导电结构的第一部分的至少部分底面。2.根据权利要求1所述的半导体器件，其中，所述隔离层配置为将所述第一导电结构与所述第一介电层电隔离。3.根据权利要求1所述的半导体器件，其中，所述隔离层包括非导电材料。4.根据权利要求1所述的半导体器件，其中，所述第一导电结构还包括：第二部分，具有侧壁和底面，其中，所述第一导电结构的第二部分从所述第一导电结构的第一部分的底面延伸。5.根据权利要求4所述的半导体器件，其中，所述隔离层包括从所述隔离层的第二部分延伸的第三部分，所述隔离层的第三部分加衬里于所述第一导电结构的第二部分的侧壁。6.根据权利要求4所述的半导体器件，其中，所述第一导电结构的第二部分通...

【专利技术属性】
技术研发人员：陈信良，叶俊彥，方郁歆，罗汉棠，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾,71