一种晶体管及其制作方法技术

本发明专利技术提供一种晶体管及其制作方法，该方法包括：提供第一导电类型的衬底，在所述衬底上表面形成第一导电类型的外延层，在所述外延层上表面形成第一沟槽，在所述第一沟槽底部和侧壁形成第一氧化层，在所述第一沟槽内形成氮化硅层，在所述第一沟槽侧壁形成第二氧化层，在所述氮化硅层上表面形成第二沟槽，在所述第一沟槽和所述第二沟槽内形成多晶硅层，本发明专利技术通过改变VDMOS的制作流程，采用刻蚀沟槽，在沟槽底部通过增加氧化层厚度提升沟槽底部耐高压能力，在沟槽侧壁通过减薄氧化层厚度保证器件开启电压，在氮化硅保护下形成氧化层保护沟槽转角位置不受高压影响。

A Transistor and Its Fabrication Method

The invention provides a transistor and a fabrication method thereof. The method includes: providing a first conductive type substrate, forming a first conductive type epitaxy layer on the surface of the substrate, forming a first groove on the surface of the epitaxy layer, forming a first oxide layer on the bottom and side walls of the first groove, forming a silicon nitride layer in the first groove, and forming a silicon nitride layer on the side wall of the first groove. A second oxide layer is formed, a second groove is formed on the upper surface of the silicon nitride layer, and a polycrystalline silicon layer is formed in the first groove and the second groove. By changing the manufacturing process of VDMOS, the invention adopts etching groove, enhances the high-voltage resistance of the groove bottom by increasing the oxide layer thickness at the bottom of the groove, and ensures that the device is turned on by thinning the oxide layer thickness at the side wall of the groove. Under the protection of silicon nitride, oxide layer is formed to protect the corner position of groove from high pressure.

【技术实现步骤摘要】
一种晶体管及其制作方法
本专利技术涉及半导体
，具体涉及一种半导体晶体管及其制作方法。
技术介绍
在功率应用设备中，VDMOS(VerticalDiffusedMetalOxideSemiconductor,垂直双扩散金属氧化物半导体场效应晶体管)是一种可以广泛使用的金属氧化物半导体场效应晶体管功率器件，其具有输入阻抗高、开关速度快、工作频率高、电压控制、热稳定性好等一系列独特特点，应用于开关稳压电源、高频加热、计算机接口电路以及功率放大器等方面。沟槽型垂直双扩散场效应晶体管(VDMOS)的漏源两极分别在器件的两侧,使电流在器件内部垂直流通,增加了电流密度,改善了额定电流,单位面积的导通电阻也较小，是一种用途非常广泛的功率器件。VDMOS需要在沟槽内通过热氧化形成二氧化硅绝缘层，然后填充导电多晶硅形成栅极。沟槽底部的氧化层需要承受很高的电压，为了保证器件正常工作，沟槽底部的氧化层耐压能力非常关键。
技术实现思路
鉴于以上情况，本专利技术所要解决其技术问题采用以下的技术方案来实现。第一方面，本专利技术实施例提供一种晶体管的制作方法,包括：提供第一导电类型的衬底；在所述衬底上表面形成第一导电类型的外延层；在所述外延层上表面形成第一沟槽；在所述第一沟槽底部和侧壁形成第一氧化层；在所述第一沟槽内形成氮化硅层；在所述第一沟槽侧壁形成第二氧化层；在所述氮化硅层上表面形成第二沟槽；在所述第一沟槽和所述第二沟槽内形成多晶硅层；在所述晶体管下表面贯穿所述衬底形成第三沟槽；在所述衬底和所述第三沟槽下表面形成第三氧化层；在所述外延层上表面形成所述体区和源区。进一步地，在所述外延层上表面形成第一沟槽具体包括，在所述外延层通过干法刻蚀形成所述第一沟槽。进一步地，在所述第一沟槽内形成氮化硅层具体包括，在所述第一沟槽内通过淀积工艺形成氮化硅层，并对所述氮化硅层进行干法刻蚀，去除部分氮化硅层。进一步地，在所述第一沟槽内形成氮化硅层之后具体包括，对所述第一沟槽侧壁的第一氧化层进行湿法刻蚀，去除氮化硅层上表面侧壁的第一氧化层。进一步地，在所氮化硅层上表面形成第二沟槽具体包括，所述氮化硅层上表面通过干法刻蚀形成所述第二沟槽，所述第二沟槽一侧侧壁为所述第一氧化层，所述第二沟槽另一侧壁为所述氮化硅层。第二方面，本专利技术实施例还提供一种晶体管，包括，第一导电类型的衬底；第一导电类型的外延层，形成于所述衬底上表面；第一沟槽，形成于所述外延层上表面；第一氧化层，形成于所述第一沟槽底部和侧壁；氮化硅层，形成于所述第一沟槽内；第二氧化层，形成于所述第一沟槽侧壁；第二沟槽，形成于所述氮化硅层上表面；多晶硅层，形成于所述第一沟槽和所述第二沟槽内；第三沟槽，形成于所述晶体管下表面贯穿所述衬底；第三氧化层，形成于所述衬底和所述第三沟槽下表面；体区和源区，形成于所述外延层上表面。进一步地，所述第一氧化层宽度大于所述第二氧化层宽度。进一步地，所述第二沟槽位于所述氮化硅层两侧，所述第二沟槽数量为两个，两个所述第二沟槽之间有氮化硅层。进一步地，所述多晶硅层上部分宽度大于下部分宽度。进一步地，所述衬底下表面的第三氧化层进行减薄处理，去除所述衬底下表面的第三氧化层。本专利技术实施例的技术方案通过改变VDMOS的制作流程，采用刻蚀沟槽，在沟槽底部通过增加氧化层厚度提升沟槽底部耐高压能力，在沟槽侧壁通过减薄氧化层厚度保证器件开启电压，在氮化硅保护下形成氧化层保护沟槽转角位置不受高压影响。附图说明构成本专利技术的一部分的附图用来提供对本专利技术的进一步理解，本专利技术的示意性实施例及其说明用于解释本专利技术，并不构成对本专利技术的不当限定。在附图中：图1为本专利技术实施例所述的晶体管制作方法流程示意图；图2为本专利技术实施例所述的衬底和外延层结构示意图；图3为本专利技术实施例所述的第一氧化层和氮化硅层结构示意图；图4为本专利技术实施例所述的第二沟槽结构示意图；图5为本专利技术实施例所述的多晶硅层结构示意图；图6为本专利技术实施例所述的第三沟槽结构示意图；图7为本专利技术实施例所述的体区和源区结构示意图。具体实施方式为了使本专利技术的目的、技术方案和有益技术效果更加清晰明白，下面将结合本专利技术实施例中的附图，对本专利技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本专利技术一部分实施例，而不是全部的实施例。基于本专利技术中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本专利技术保护的范围。在本专利技术的描述中，需要说明的是，术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，或者是该专利技术产品使用时惯常摆放的方位或位置关系，仅是为了便于描述本专利技术和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本专利技术的限制。此外，术语“第一”、“第二”、“第三”等仅用于区分描述，而不能理解为指示或暗示相对重要性。通常使用两个复杂的制作工艺制造半导体器件：前端制造和后端制造。前端制造包含在半导体晶片的表面上形成多个小片。在晶片上的每个小片包含有源和无源电子元件，所述有源和无源电子元件电连接以形成功能性电路，有源电子元件，诸如晶体管和二极管，具有控制电流流动的能力。无源电子元件，诸如电容器、电感器、电阻器和变压器。产生执行电路功能所必要的电压和电流之间的关系。通过一系列的工艺步骤，在半导体的表面上形成无源和有源元件，所述工艺步骤包括掺杂、沉积、光刻、刻蚀和平坦化。掺杂通过诸如离子注入或热扩散的技术，将杂质引入半导体材料中。掺杂工艺改变有源器件中的半导体材料的导电率，将半导体材料转换为绝缘体、导体，或者响应于电场或基极电流动态地改变半导体材料的传导率。有源和无源元件由具有不同电性能的材料的层形成。可通过部分地由被沉积的材料的类型所决定的多种沉积技术来形成这些层。例如，薄膜沉积可包括化学气相沉积、物理气相沉积、电解电镀和非电解电镀工艺。通常图案化每个层以形成有源元件、无源元件或者元件之间的电连接的部分。以下结合图1-图7，对本专利技术实施例提供一种晶体管的制作方法进行详细说明，该方法包括：S01：提供第一导电类型的衬底1；S02：在所述衬底1上表面形成第一导电类型的外延层2；S03：在所述外延层2上表面形成第一沟槽3；S04：在所述第一沟槽3底部和侧壁形成第一氧化层4；S05：在所述第一沟槽3内形成氮化硅层5；S06：在所述第一沟槽3侧壁形成第二氧化层6；S07：在所述氮化硅层5上表面形成第二沟槽7；S08：在所述第一沟槽3和所述第二沟槽7内形成多晶硅层8；S09：在所述晶体管下表面贯穿所述衬底形成第三沟槽9；S10：在所述衬底1和所述第三沟槽9下表面形成第三氧化层10；S11：在所述外延层2上表面形成所述体区11和源区12。本专利技术实施例的技术方案通过改变VDMOS的制作流程，采用刻蚀沟槽，在沟槽底部通过增加氧化层厚度提升沟槽底部耐高压能力，在沟槽侧壁通过减薄氧化层厚度保证器件开启电压，在氮化硅保护下形成氧化层保护沟槽转角位置不受高压影响。下面参照附图，对上述形成所述晶体管的具体方法加以详细阐述。如图2所示，步骤S01：提供第一导电类型的衬底1，具体的，所述第一导电类型为P型掺杂和N型掺杂中本文档来自技高网...

【技术保护点】
1.一种晶体管的制作方法，其特征在于，所述方法包括：提供第一导电类型的衬底；在所述衬底上表面形成第一导电类型的外延层；在所述外延层上表面形成第一沟槽；在所述第一沟槽底部和侧壁形成第一氧化层；在所述第一沟槽内形成氮化硅层；在所述第一沟槽侧壁形成第二氧化层；在所述氮化硅层上表面形成第二沟槽；在所述第一沟槽和所述第二沟槽内形成多晶硅层；在所述晶体管下表面贯穿所述衬底形成第三沟槽；在所述衬底和所述第三沟槽下表面形成第三氧化层；在所述外延层上表面形成所述体区和源区。

【技术特征摘要】
1.一种晶体管的制作方法，其特征在于，所述方法包括：提供第一导电类型的衬底；在所述衬底上表面形成第一导电类型的外延层；在所述外延层上表面形成第一沟槽；在所述第一沟槽底部和侧壁形成第一氧化层；在所述第一沟槽内形成氮化硅层；在所述第一沟槽侧壁形成第二氧化层；在所述氮化硅层上表面形成第二沟槽；在所述第一沟槽和所述第二沟槽内形成多晶硅层；在所述晶体管下表面贯穿所述衬底形成第三沟槽；在所述衬底和所述第三沟槽下表面形成第三氧化层；在所述外延层上表面形成所述体区和源区。2.根据权利要求1所述的制作方法，其特征在于，在所述外延层上表面形成第一沟槽具体包括，在所述外延层通过干法刻蚀形成所述第一沟槽。3.根据权利要求1所述的制作方法，其特征在于，在所述第一沟槽内形成氮化硅层具体包括，在所述第一沟槽内通过淀积工艺形成氮化硅层，并对所述氮化硅层进行干法刻蚀，去除部分氮化硅层。4.根据权利要求1所述的制作方法，其特征在于，在所述第一沟槽内形成氮化硅层之后具体包括，对所述第一沟槽侧壁的第一氧化层进行湿法刻蚀，去除氮化硅层上表面侧壁的第一氧化层。5.根据权利要求1所述的制作方法，其特征在于，在所氮化硅层上表面形成第二沟槽...

【专利技术属性】
技术研发人员：不公告发明人，
申请(专利权)人：深圳市鹏朗贸易有限责任公司，
类型：发明
国别省市：广东,44