一种存储器的配置方法及配置装置制造方法及图纸

本发明专利技术公开了一种存储器的配置方法及配置装置。存储器的配置方法，包括：确定存储器的多个片选中的高电位片选；读取所述存储器上处于低电位片选的子区域的配置项，并将所述配置项返回写入对应的所述低电位片选的子区域；当所述存储器的写使能信号处于高电位时，在与所述高电平片选对应的子区域进行配置项的读和/或写。通过上述配置方法，能够方便地只针对存储器上的一个子区域进行数据的读和/或写。

【技术实现步骤摘要】
一种存储器的配置方法及配置装置
本专利技术涉及计算存储
，尤其涉及一种存储器的配置方法及配置装置。
技术介绍
FPGA(Field－ProgrammableGateArray，现场可编程门阵列)中，当有多种数据需要配置时，通常每种数据占用一块存储器，当数据所要占用的配置位宽远小于存储器的宽度时，会导致存储器的空间浪费。为此，将多种配置设置于同一块存储器上，然而这种配置方法不便于处理器下发或改变单一的某种配置。
技术实现思路
为了解决上述问题，本专利技术提供一种存储器的配置方法及配置装置。为解决上述问题，本专利技术提供的存储器的配置方法，包括：确定存储器的多个片选中的高电位片选；读取所述存储器上处于低电位片选的子区域的配置项，并将所述配置项返回写入对应的所述低电位片选的子区域；当所述存储器的写使能信号处于高电位时，在与所述高电平片选对应的子区域进行配置项的读和/或写。上述的配置方法，所述确定存储器的多个片选中的高电位片选中，所述高电位片选的数量为一个。上述的配置方法，所述在与所述高电平片选对应的子区域进行配置项的读和/或写包括：将与所述高电平片选对应的子区域上的配置项赋值输出至所述处理器；和/或接收处理器输入的下发配置，并将所述下发配置填入与所述高电平片选对应的子区域。上述的配置方法，任一所述子区域的位宽适于填入所述处理器输入的下发配置。上述的配置方法，所述确定存储器的多个片选中的高电位片选之前，还包括：在一个存储区域上，按宽度配置为多个子区域，一个所述子区域对应一组配置；为所述每一个子区域设置一个片选。上述的配置方法，多个所述子区域的位宽相等；或多个所述子区域的位宽不完全相等。上述的配置方法，所述存储器为FPGA的存储器。为解决上述问题，本专利技术提供一种存储器的配置装置，包括：确定模块，用于确定存储器的多个片选中的高电位片选；返回模块，用于读取所述存储器上处于低电位片选的子区域的配置项，并将所述配置项返回写入对应的所述低电位片选的子区域；读写模块，用于当所述存储器的写使能信号处于高电位时，在与所述高电平片选对应的子区域进行配置项的读和/或写。上述的配置装置，还包括：配置模块，用于在一个存储区域上，按宽度配置为多个子区域，一个所述子区域对应一组配置；片选设置模块，用于为所述每一个子区域设置一个片选。本专利技术提供的存储器上的配置方法，包括：确定存储器的多个片选中的高电位片选；读取所述存储器上处于低电位片选的子区域的配置项，并将所述配置项返回写入对应的所述低电位片选的子区域；当所述存储器的写使能信号处于高电位时，在与所述高电平片选对应的子区域进行配置项读和/或写。通过上述配置方法，能够方便地只针对存储器上的一个子区域进行配置项的读和/或写。附图说明此处所说明的附图用来提供对本专利技术的进一步理解，构成本专利技术的一部分，本专利技术的示意性实施例及其说明用于解释本专利技术，并不构成对本专利技术的不当限定。在附图中：图1为本专利技术一示范性实施例中cpu的时序图；图2为本专利技术一示范性实施例中的存储器的配置方法的流程图；图3为本专利技术又一示范性实施例中的存储器的配置装置的结构示意图。附图标记：100-配置装置；10-确定模块；20-返回模块；30-读写模块。具体实施方式为使本专利技术的目的、技术方案和优点更加清楚，下面将结合本专利技术具体实施例及相应的附图对本专利技术技术方案进行清楚、完整地描述。显然，所描述的实施例仅是本专利技术一部分实施例，而不是全部的实施例。基于本专利技术中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本专利技术保护的范围。图1为cpu接口的时序图，该接口是FPGA内部的比较通用的cpu接口。该接口由五组信号组成，分别为cpu片选cpu_cs，cpu写使能cpu_wen，cpu地址cpu_addr，cpu要写入的数据cpu_din，和cpu读出的数据cpu_dout。从图1可知，cpu_wen在cpu_cs切换到高电平之后一段时间才切换至高电平，且在cpu_cs处于高电位的周期内处于高电位。图2为本专利技术一示范性实施例中的存储区的配置方法的流程图。如图2所示，该方法包括：S1：确定存储器的多个片选中的高电位片选；S2：读取所述存储器上处于低电位片选的子区域的配置项，并将所述配置项返回写入对应的所述低电位片选的子区域；S3:当所述存储器的写使能信号处于高电位时，在与所述高电平片选对应的子区域进行配置项的读和/或写。在S1中，存储器有多个片选，但正常情况下，只有一个片选为高电平片选，其余片选为低电平片选。S2中，对于低电平的片选，读取与低电平对应的子区域的配置项，且将配置项返回到对应的低电位片选的子区域中。即，低电位片选的子区域中，其上的配置项保持不变。例如，存储器上具有4个子区域，每个子区域的位宽假设为1bit，则4个子区域分别为bit[0]、bit[1]、bit[2]和bit[3]，步骤S1中，当bit[0]对应的片选cpu_cs0为高电平时，意味着cpu_cs1、cpu_cs2和cpu_cs3为低电平，则在步骤S2中，bit[1]、bit[2]和bit[3]上的配置项保持不变。S3中，存储器的写使能信号被拉高，写使能信号被拉高的时钟在于cup_cs信号被拉高之后(参图1)。由于写使能被拉高，使得与高电平片选对应的子区域能够进行配置项的读和/或写。具体的，S3中可以包括S31：接收处理器输入的下发配置，并将所述下发配置填入与所述高电平片选对应的子区域，进而实现处理器仅对高电平片选对应的子区域进行数据写入。S3中还可以包括S32：将与所述高电平片选对应的子区域上的配置项赋值输出至所述处理器，进而实现与高电平片选对应的子区域的输出至处理器。S3中，每个子区域的位宽能够适于填入处理器输入的下发配置，换言之，任一子区域的位宽不应小于该下发配置的位宽。例如存储器上具有4个子区域，分别即为bit[0]、bit[1]、bit[2]和bit[3]，步骤S1中，当bit[0]对应的片选cpu_cs0为高电平时，意味着cpu_cs1、cpu_cs2和cpu_cs3为低电平，则在步骤S2中，bit[1]、bit[2]和bit[3]上的配置项保持不变，即ram_din[1]＝ram_out[1],ram_din[2]＝ram_out[2],和ram_din[3]＝ram_out[3]。步骤S3中写使能处于高电平后，S4中,ram_din[0]＝cpu_din[0],且cpu_dout[0]＝ram_dout[0]。当bit[1]对应的片选cpu_cs1为高电平时，意味着cpu_cs0、cpu_cs2和cpu_cs3为低电平，则在步骤S2中，bit[0]、bit[2]和bit[3]上的配置项保持不变，即ram_din[0]＝ram_out[0],ram_din[2]＝ram_out[2]，ram_din[3]＝ram_out[3]，而ram_din[1]＝cpu_din[0],且cpu_dout[0]＝ram_dout[1]。本专利技术实施例中，ram写使能等式：ram_wen＝(cpu_cs3|cpu_cs2|cpu_cs1|cpu_cs0)&cpu_wen；ram写地址等式：ram_addr[10:0]＝cpu_addr[本文档来自技高网...

【技术保护点】
1.一种存储器上的配置方法，其特征在于，包括：确定存储器的多个片选中的高电位片选；读取所述存储器上处于低电位片选的子区域的配置项，并将所述配置项返回写入对应的所述低电位片选的子区域；当所述存储器的写使能信号处于高电位时，在与所述高电平片选对应的子区域进行配置项的读和/或写。

【技术特征摘要】
1.一种存储器上的配置方法，其特征在于，包括：确定存储器的多个片选中的高电位片选；读取所述存储器上处于低电位片选的子区域的配置项，并将所述配置项返回写入对应的所述低电位片选的子区域；当所述存储器的写使能信号处于高电位时，在与所述高电平片选对应的子区域进行配置项的读和/或写。2.根据权利要求1所述的配置方法，其特征在于，所述确定存储器的多个片选中的高电位片选中，所述高电位片选的数量为一个。3.根据权利要求1所述的配置方法，其特征在于，所述在与所述高电平片选对应的子区域进行配置项的读和/或写包括：将与所述高电平片选对应的子区域上的配置项赋值输出至所述处理器；和/或接收处理器输入的下发配置，并将所述下发配置写入与所述高电平片选对应的子区域。4.根据权利要求3所述的方法，其特征在于，任一所述子区域的位宽适于填入所述处理器输入的下发配置。5.根据权利要求1所述的方法，其特征在于，所述确定存储器的多个片选...

【专利技术属性】
技术研发人员：陈奇强，吴双，崔涛，乔义松，徐林涛，
申请(专利权)人：杭州晨晓科技股份有限公司，
类型：发明
国别省市：浙江,33