集成电路芯片失效点定位方法技术

本发明专利技术公开了一种集成电路芯片失效点定位方法，包括以下步骤：解除被测试集成电路芯片接地；解除被测试集成电路芯片各结构之间连接；对被测试集成电路芯片短路监控线路进行接地操作；通过二次电子电压衬度(VC)精确定位失效点。本发明专利技术提供的集成电路芯片失效点定位方法改变了常规定位方法的从互联线层到器件层的失效分析的常规流程，通过从器件层到互联线层的方法来实现准确定位。使用本发明专利技术的集成电路芯片失效点定位方法可实现集成电路芯片本身接地短路失效模式的失效分析，进而查找到这一类型失效模式的失效原因，辅助推动在线工艺的改善，进而提升产品良率。

【技术实现步骤摘要】
集成电路芯片失效点定位方法
本专利技术涉及半导体领域，特别是涉及一种集成电路芯片失效点定位方法。
技术介绍
集成电路常规的失效分析流程包含：首先电性验证失效模式，然后用各种手段进行失效定位，在定位点使用各种物性分析进而找到失效的根本原因，其中，失效定位是非常关键的一个步骤，我们要在一个毫米量级的芯片上，通过失效定位，将失效点锁定的在微米到纳米量级，最后再通过物理方法，确定纳米尺度的实际失效点。由此可知失效定位技术在半导体芯片分析中的重要作用。目前半导体行业中常用的失效定位手段分别有光子辐射显微镜(EMMI)、光值阻值改变显微镜(OBIRCH)、热发射显微镜(Thermal)，纳米探针技术，以及二次电子电压衬度(VC)等方法。常规的失效分析技术手段采取“自上而下”的正向分析方法：首先采用光学定位设备粗略定位失效点，然后逐层研磨去层并利用一些手段精确定位异常位置。随着半导体工艺技术越来越先进，失效分析越来越复杂，利用这种常规的定位分析手段无法精确地定到失效位置。在实际工作中，遇到一种短路无法用常规方法定位到失效点，如图1所示结构，当出现第一金属层M1与接触孔CT有短路的情况下，理想情况我们希望得到图1这样准确的定位信息。但是，使用常规方法定位时，上层的金属层或同层次的结构会干扰甚至遮挡从目标结构反馈的定位信息，会给精确定位造成很大的困难(如图3所示)，使得后续的透射电子显微镜(TEM)分析无法进行，导致整个失效分析失败。目前没有针对短路结构进行精确定位的有效方法。
技术实现思路
本专利技术要解决的技术问题是提供一种能对短路结构进行精确定位的集成电路芯片失效点定位方法为解决上述技术问题，本专利技术提供一种集成电路芯片失效点定位方法，包括以下步骤：1)解除被测试集成电路芯片接地状态；2)解除被测试集成电路芯片各结构之间的连续状态；本专利技术的分析方法针对的结构是一种M1+CT+AA组成的连续线路，如果AA(有源区)被移除，则缺少AA环节的该线路将处于开路状态即解除各结构之间的连续状态。3)对被测试集成电路芯片短路监控线路进行接地操作；4)通过二次电子电压衬度(VC)精确定位失效点。进一步改进所述集成电路芯片失效点定位方法，其中实施步骤1)时，将被测试集成电路芯片正面采用固化胶固定在载片上，被测试集成电路芯片背面向上。进一步改进所述集成电路芯片失效点定位方法，其中实施步骤1)时，载片面积为0.8cm2-1.2cm2。进一步改进所述集成电路芯片失效点定位方法，其中实施步骤2)时，将被测试集成电路芯片背面硅基底减薄，直至在第一预设条件下能清楚观察到被测试集成电路芯片接触孔图形，AA被移除，被测试集成电路芯片各结构之间连接被解除，且所有接触孔处于悬空。进一步改进所述集成电路芯片失效点定位方法，其中实施步骤2)时，利用抛光机(Auto-polisher)将被测试集成电路芯片背面硅基底减薄。进一步改进所述集成电路芯片失效点定位方法，其中实施步骤2)时，集成电路芯片背面硅基底减薄要保持集成电路芯片原所有结构完整。进一步改进所述集成电路芯片失效点定位方法，其中实施步骤2)时，第一预设条件是：扫描电子显微镜(SEM)1kv-3kv条件能清楚观察到被测试集成电路芯片接触孔图形。进一步改进所述集成电路芯片失效点定位方法，其中实施步骤3)时，确保接地操作突破固化胶，使需接地测试集成电路芯片结构与载片联通。进一步改进所述集成电路芯片失效点定位方法，其中实施步骤3)时，利用聚焦离子束(FIB)或激光标定(Lasermarker)确保被测试集成电路芯片接地操作突破固化胶。进一步改进所述集成电路芯片失效点定位方法，其中实施步骤4)时,若被测试集成电路芯片某区域接触孔的电压衬度与周围相同结构的电压衬度形成差异则判断该区域为失效点。本专利技术提供的集成电路芯片失效点定位方法改变了常规定位方法的“从互联线层到器件层”失效分析的常规流程，通过“从器件层到互联线层”的方法来实现准确定位。本专利技术提供的集成电路芯片失效点定位方法通过精确减薄芯片背面至接触孔，解除被测试集成电路芯片自身的接地状态与连续状态。然后对与被测试集成电路芯片短路的结构进行接地操作，使被测试集成电路芯片的异常短路位置的接触孔在扫描电子显微镜(SEM)下产生不同的二次电子的电压衬度像，从而精确定位失效点。使用本专利技术的集成电路芯片失效点定位方法可实现集成电路芯片本身接地短路失效模式的失效分析，进而查找到这一类型失效模式的失效原因，辅助推动在线工艺的改善，进而提升产品良率。附图说明下面结合附图与具体实施方式对本专利技术作进一步详细的说明：图1是一种存在第一金属层与接触孔短路的集成电路芯片结构示意图。图2是图1所示结构按现有理论分析定位应获得的理想失效点定位示意图。图3是图1所示结构按现有理论分析定位实际获得的失效点定位示意图图4是本专利技术失效点定位方法示意图一。图5是本专利技术失效点定位方法示意图二。图6是本专利技术失效点定位方法示意图三。附图标记说明1是AA2是第一金属层接地区域3是第一金属层悬空区域4是SEM载物台5是载片6是固化胶7是接触孔8是硅化物9是硅基底A是被测试集成电路芯片的失效点存在区域(待检测区域)B是被测试集成电路芯片的接地结构(检测结构)C是失效点D是接地点。具体实施方式本专利技术提供一种集成电路芯片失效点定位方法一可行实施例，包括以下步骤：1)解除被测试集成电路芯片接地；如图4所示，将被测试集成电路芯片正面(布置器件面)用固化胶贴在一块0.8-1.2cm2载片上，被测试集成电路芯片背面(基底面)向上，如此即实现了整颗样品的悬空状态。2)解除被测试集成电路芯片各结构之间连接；如图5所示，利用自动抛光机Auto-polisher对被测试集成电路芯片背面减薄待分析芯片硅基底，直至在扫描电子显微镜(SEM)1KV-3kv条件下能看清被测试集成电路芯片接触孔图形为止，此时AA被移除，结构连续状态被解除，且所有接触孔处于悬空状态。被测试集成电路芯片背面减薄要保持所有结构完整。3)对被测试集成电路芯片短路监控线路进行接地操作；利用聚焦离子束(FIB)或激光标定(Lasermarker)确保接地操作突破固化胶，使需接地结构与载片联通，若接地结构出现二次电子的电压衬度，则接地成功。4)通过二次电子电压衬度(VC)精确定位失效点。在步骤1)中被测试集成电路芯片的接地已解除，此时被测试集成电路芯片的失效点存在区域(待检测区域)和被测试集成电路芯片接地结构(检测结构)的状态不同。当被测试集成电路芯片的失效点存在区域(待检测区域)某次有短路情况时，相应的接触孔就会出现电压衬度与周围相同结构的电压衬度形成差异的情况，从而精确定位到失效点。若被测试集成电路芯片某区域接触孔的电压衬度则判断该区域为失效点。以实际工作的CAAchain(金属互联线、接触孔、有源区共同组成的链状结构)与Combmetalshort(梳齿状金属互联线结构，用以监控CAAchain是否短路)为例，使用常规方法(EMMI/OBIRCH/THERMAL定位，Nano-probe定位技术，逐点SEM检查等方式)均未能发现失效位置，后采用本专利技术的集成电路芯片失效点定位方法，将集成电路芯片背面减薄后，从该集成电路芯片背向实测得到了VC效果，并实现了失效点的精确本文档来自技高网...

【技术保护点】
1.一种集成电路芯片失效点定位方法，其特征在于，包括以下步骤：1)解除被测试集成电路芯片接地状态；2)解除被测试集成电路芯片各结构之间的连续状态；3)对被测试集成电路芯片短路监控线路进行接地操作；4)通过二次电子电压衬度(VC)精确定位失效点。

【技术特征摘要】
1.一种集成电路芯片失效点定位方法，其特征在于，包括以下步骤：1)解除被测试集成电路芯片接地状态；2)解除被测试集成电路芯片各结构之间的连续状态；3)对被测试集成电路芯片短路监控线路进行接地操作；4)通过二次电子电压衬度(VC)精确定位失效点。2.如权利要求1所述集成电路芯片失效点定位方法，其特征在于：实施步骤1)时，将被测试集成电路芯片正面采用固化胶固定在载片上，被测试集成电路芯片背面向上。3.如权利要求2所述集成电路芯片失效点定位方法，其特征在于：实施步骤1)时，载片面积为0.8cm2-1.2cm2。4.如权利要求1所述集成电路芯片失效点定位方法，其特征在于：实施步骤2)时，将被测试集成电路芯片背面硅基底减薄，直至在第一预设条件下能清楚观察到被测试集成电路芯片接触孔图形，有源区被移除，被测试集成电路芯片各结构之间通过有源区连接的状态被解除，且所有接触孔处于悬空状态。5.如权利要求4所述集成电路芯片失效点定位方法，其特征在于：实施步骤2)时，利用抛光机(Aut...

【专利技术属性】
技术研发人员：刘海岸，
申请(专利权)人：上海华力集成电路制造有限公司，
类型：发明
国别省市：上海,31