绝缘栅极功率半导体器件以及用于制造这种器件的方法技术

绝缘栅极功率半导体器件(1)在发射极侧(22)和集电极侧(27)之间具有(n‑)掺杂漂移层(5)。p掺杂保护枕(8)覆盖沟槽栅极电极(7、7')的沟槽底部(76)。在增强层深度(97)中具有最大增强层掺杂浓度的n掺杂增强层(95)将基极层(4)与漂移层(5)分离。具有最大等离子体增强层掺杂浓度的n掺杂等离子体增强层(9、9')覆盖保护枕(8)和沟槽栅极电极(7、7')之间的边缘区域。n掺杂浓度从最大增强层掺杂浓度朝向等离子体增强层(9、9')减小，并且n掺杂浓度从最大等离子体增强层掺杂浓度朝向增强层(95)减小，使得n掺杂浓度在增强层(95)和等离子体增强层(9、9')之间具有局部掺杂浓度最小值。

Insulated gate power semiconductor devices and methods for manufacturing such devices

The insulated gate power semiconductor device (1) has (n) doped drift layer (5) between the emitter side (22) and the collector side (27). The p-doped protective pillow (8) covers the groove bottom (76) of the groove gate electrodes (7, 7'). The n-doped enhancement layer (95) with the maximum doping concentration in the enhancement layer depth (97) separates the base layer (4) from the drift layer (5). The n-doped plasma enhancement layer (9, 9') with the maximum doping concentration of the plasma enhancement layer covers the edge region between the protective pillow (8) and the grooved gate electrodes (7, 7'). The doping concentration of n decreases from the maximum doping concentration to the plasma enhanced layer (9, 9'), and the doping concentration of n decreases from the maximum doping concentration to the enhanced layer (95). Thus, the doping concentration of N has the minimum local doping concentration between the enhanced layer (95) and the plasma enhanced layer (9, 9').

【技术实现步骤摘要】
【国外来华专利技术】绝缘栅极功率半导体器件以及用于制造这种器件的方法
本专利技术涉及功率电子设备的领域，并且更具体地涉及根据独立权利要求1前序部分的器件本身，或者根据独立权利要求12的用于制造绝缘栅极功率半导体器件的方法。
技术介绍
在图18中，示出了现有技术的绝缘栅极双极晶体管(IGBT)，如根据EP0795911A2已知的。现有技术的器件包括有源单元，其在发射极侧22上的发射极电极2和与发射极侧22相对的集电极侧27上的集电极电极25之间具有按如下次序的不同传导类型的层：(n+)掺杂源极层3、与发射极电极2接触的p掺杂基极层4、n掺杂增强层95、(n-)掺杂漂移层5、(n+)掺杂缓冲层55和p掺杂集电极层6。沟槽栅极电极7布置在发射极侧22上，发射极侧22包括栅极层70和第一电绝缘层72，第一电绝缘层72围绕栅极层70并从而将栅极层70与漂移层5、基极层4和源极层3分离。第二绝缘层74布置在栅极层70和发射极电极2之间。沟槽栅极电极7从发射极侧22延伸直到沟槽深度77，沟槽栅极电极7在沟槽深度77处具有沟槽底部76。沟槽栅极电极7具有从沟槽底部76延伸到发射极侧22的沟槽横向侧75。p掺杂保护枕8覆盖沟槽底部76。如在EP0795911A2中所描述的，通过首先注入和扩散N-掺杂剂以便产生增强层95，来产生现有技术的器件。增强层95与漂移层5相比具有更高的掺杂浓度。此后，注入和扩散P-掺杂剂以便产生p掺杂基极层4。然后通过使用抗蚀剂掩模注入和扩散N-掺杂剂来产生n+源极层3。随后，在源极层3上并且部分在基极层4上施加氧化膜，以便蚀刻对于沟槽栅极电极7的开口，沟槽栅极电极7在深度方向向下延伸到漂移层5。现在，在沟槽的底部注入P掺杂剂。然后蚀刻掉氧化膜，并在沟槽的表面上形成热氧化膜(用于形成第一绝缘层72)，然后用掺杂有N-杂质的多晶硅填充沟槽以便形成导电栅极层70。多晶硅被蚀刻回到沟槽的开口，留下多晶硅埋在沟槽中。然后，表面被第二绝缘层74覆盖，第二绝缘层74此后被作为另一掩模的抗蚀剂层覆盖，该另一掩模覆盖沟槽顶部上的区域、包括小开口区在内的源极区域3，小开口区位于与基极层4紧邻（其也是未覆盖的）。然后在未覆盖的抗蚀剂掩模区处蚀刻掉第二绝缘层74，从而将第二绝缘层74保持在栅极层70的顶部和源极层3的邻近部分上。此后，在第二绝缘层74的未覆盖区上施加AlSi，由此使形成发射极电极2的AlSi层、基极层4和源极层3短路。n型增强层95改进了PIN效应，增加了等离子体浓度，并降低了导通状态损耗。然而，与标准沟槽IGBT相比，具有高度掺杂增强层95的这种现有技术器件将遭受更差的SOA和击穿电压。由于通过这种增强层95增强了有源单元附近的载流子浓度，与没有增强层的现有技术IGBT相比，鉴于更高的安全操作区(SOA)和更低的导通状态损耗，具有这种增强层95的IGBT更优胜。然而，在n增强层95/p基极层4结合处的电场也增加了。实践的增强层掺杂浓度因此被限于小于2.5×1016cm-3的值，以防止过多的电场以及因此使阻断性能和关断SOA降级。如图19中所示，对于较高的掺杂浓度，导通状态电压VCE,on有利地减小了。这意味着，对于击穿电压，增强层的掺杂浓度越低越好，并且对于导通状态电压，反之亦然，其中具有在击穿电压崩溃之处掺杂浓度的上限。增强层95考虑到导通状态(VCE,on)的显著降低，并且其有益之处对于增强层95(ND,enh)的较大掺杂浓度甚至更重要。然而，增强掺杂浓度越大，IGBT能够承受的击穿电压(VBD)越低。图20示出了用于不同现有技术器件的数据。器件1是沟槽IGBT，其在增强层95中具有2×1016cm-3的最大掺杂浓度，并且没有保护枕。器件2与器件1的不同之处在于具有第一p掺杂保护枕8。器件3是沟槽IGBT，其在增强层95中具有1×1017cm-3的最大掺杂浓度，并且没有保护枕，并且器件4与器件3的不同之处在于具有第一p掺杂保护枕8。造成IGBT器件的有害降级原因的碰撞电离效应通常发生在沟槽底部。然而，在具有增加的增强掺杂浓度(大于2.5×1016cm-3)的器件中，雪崩生成发生在p基极层4和n增强层95之间的交界处。为了能够利用高度掺杂增强层95的导通状态优势，而不遭受降低的反向阻断安全操作区(RBSOA)能力的缺点，已在EP0795911A2中引入了第一p掺杂保护枕8。保护枕8降低了由于引入增强层95而已经产生的在沟槽底部的高电场，使得改进了RBSOA和击穿电压VBD。这在图20中示出了，其中具有保护枕8的两个器件都具有改进的VBD但更差的VCE,on。尽管如此，在沟槽底部76处引入p掺杂保护枕8改进了器件稳健性，能够推迟击穿机制的开始，但是不能够充分地弥补沟槽IGBT器件的固有弱点，其中碰撞电离是由增加的增强掺杂浓度引起的。情况就是这样，因为对于具有较大增强掺杂浓度等级的器件，当击穿条件被满足时，雪崩生成仍发生在n增强层/p基极层边界处，其中在硅/栅极氧化物(第一绝缘层72)交界面附近生成了相关量的载流子。这潜在地转化为不希望有的缺点，诸如栅极氧化物中的热载流子注入具有随之发生的阈限电压不稳定。最后，此器件还显示出降级的动态雪崩稳健性，并且在硬切换条件下这种现象甚至更加恶化。在具有增强层的现有技术沟槽IGBT中，增强层可导致过早的器件故障(击穿)。对于增强层的更高掺杂浓度或增强层的更大厚度，增加了此效应。如果这种厚增强层与相反掺杂剂类型的层水平地层叠，其中电场被释放，则这种过早的器件击穿可被降低(EP2602826A1)。这种相反掺杂剂类型的层是提供区，其中能缓和电场。然而，这种层叠结构很难形成。向具有增加的最大掺杂浓度(即在2.5或3*1016cm-3以上)的增强层的现有技术器件引入保护枕8导致在击穿电压方面的极大改善，但这个值仍保持远低于针对没有保护枕和较低增强掺杂浓度(即在2.5*1016cm-3以下)的器件。p保护枕以增加的导通状态为代价改进了击穿稳健性。然而，在具有增加的ND,enh的现有技术器件4中存在有在增强/沟道交界处雪崩生成的弱点。器件4遭受较大的动态雪崩，如根据在硬切换条件下曲线的较大弯曲趋势所示的。JP2010232627A涉及一种用于产生沟槽IGBT的方法。首先，将沟槽蚀刻到衬底中，然后用砷外延层作为n掺杂剂填充沟槽。执行热处理，由此产生扩散的外延层，其在深度方向沿沟槽的横向侧具有恒定掺杂浓度。此后，沟槽深度增加，并且在加深的沟槽底部注入和扩散硼。US2011/2333728A1描述了一种针对IGBT的制造方法，其中沟槽凹槽被蚀刻到漂移层中，在沟槽底部注入和扩散n掺杂剂以形成毗连层作为一个n掺杂剂层。移除掩模，并且此后，将p掺杂剂注入相同沟槽凹槽中，并注入到衬底的表面中，以在沟槽底部形成保护区域（其被嵌入在增强层中）以及p基极层。此方法力图避免在两个沟槽之间的区中进行n背景掺杂。通过具有没有任何高n掺杂浓度的纯基极层作为背景掺杂，阈限电压得到改进。US2914/264564A1涉及一种SiC半导体器件，其中沟槽栅极电极被完全嵌入到外延n掺杂增强层中。沟槽底部和增强层之间的p掺杂保护层保护沟槽底部。与围绕沟槽栅极电极的增强层相同的掺杂浓度的另一个毗连的外延增强层将p基极层与漂本文档来自技高网...

【技术保护点】
1.一种基于硅衬底的绝缘栅极功率半导体器件(1)，具有：‑ 发射极侧(22)上的发射极电极(2)和集电极侧(27)上的集电极电极(25)，所述集电极侧(27)与所述发射极侧(22)相对布置；‑ 第一传导类型的漂移层(5)，其布置在所述发射极侧(22)和所述集电极侧(27)之间；‑ 第二传导类型的基极层(4)，所述第二传导类型与所述第一传导类型不同，所述基极层(4)布置在所述漂移层(5)和所述发射极侧(22)之间，并且所述基极层(4)接触所述发射极电极(2)；‑ 源极层(3)，其布置在所述发射极侧(22)上，所述源极层(3)通过所述基极层(4)与所述漂移层(5)分离，并且所述源极层(3)接触所述发射极电极(2)；‑ 沟槽栅极电极(7、7')，其包括导电栅极层(70)和第一电绝缘层(72)，其围绕所述栅极层(70)并从而将所述栅极层(70)与所述漂移层(5)、所述基极层(4)和所述源极层(3)分离，所述沟槽栅极电极(7)具有沟槽底部(76)；‑ 所述第一传导类型的增强层(95)，与所述漂移层(5)相比具有更高的掺杂浓度，所述增强层(95)将所述基极层(4)与所述漂移层(5)分离，其中所述增强层(95)具有增强层深度(97)中的最大增强层掺杂浓度；‑ 所述第二传导类型的保护枕(8)，其覆盖所述沟槽底部(76)，其特征在于：‑ 所述第一传导类型的等离子体增强层(9、9')与所述漂移层(5)相比具有更高的掺杂浓度，所述等离子体增强层(9、9')覆盖所述保护枕(8)和所述沟槽栅极电极(7、7')之间的边缘区域，所述等离子体增强层(9、9')具有最大等离子体增强层掺杂浓度；其中所述第一传导类型的掺杂浓度从所述增强层(95)和所述等离子体增强层(9、9')之间的局部掺杂浓度最小值朝向所述发射极侧(22)上升到所述最大增强层掺杂浓度并且向更大深度上升到所述最大等离子体增强层掺杂浓度，并且其中所述等离子体增强层在与所述保护枕(8)的结合处具有所述掺杂浓度最大值。...

【技术特征摘要】
【国外来华专利技术】2016.04.11 EP 16164709.41.一种基于硅衬底的绝缘栅极功率半导体器件(1)，具有：-发射极侧(22)上的发射极电极(2)和集电极侧(27)上的集电极电极(25)，所述集电极侧(27)与所述发射极侧(22)相对布置；-第一传导类型的漂移层(5)，其布置在所述发射极侧(22)和所述集电极侧(27)之间；-第二传导类型的基极层(4)，所述第二传导类型与所述第一传导类型不同，所述基极层(4)布置在所述漂移层(5)和所述发射极侧(22)之间，并且所述基极层(4)接触所述发射极电极(2)；-源极层(3)，其布置在所述发射极侧(22)上，所述源极层(3)通过所述基极层(4)与所述漂移层(5)分离，并且所述源极层(3)接触所述发射极电极(2)；-沟槽栅极电极(7、7')，其包括导电栅极层(70)和第一电绝缘层(72)，其围绕所述栅极层(70)并从而将所述栅极层(70)与所述漂移层(5)、所述基极层(4)和所述源极层(3)分离，所述沟槽栅极电极(7)具有沟槽底部(76)；-所述第一传导类型的增强层(95)，与所述漂移层(5)相比具有更高的掺杂浓度，所述增强层(95)将所述基极层(4)与所述漂移层(5)分离，其中所述增强层(95)具有增强层深度(97)中的最大增强层掺杂浓度；-所述第二传导类型的保护枕(8)，其覆盖所述沟槽底部(76)，其特征在于：-所述第一传导类型的等离子体增强层(9、9')与所述漂移层(5)相比具有更高的掺杂浓度，所述等离子体增强层(9、9')覆盖所述保护枕(8)和所述沟槽栅极电极(7、7')之间的边缘区域，所述等离子体增强层(9、9')具有最大等离子体增强层掺杂浓度；其中所述第一传导类型的掺杂浓度从所述增强层(95)和所述等离子体增强层(9、9')之间的局部掺杂浓度最小值朝向所述发射极侧(22)上升到所述最大增强层掺杂浓度并且向更大深度上升到所述最大等离子体增强层掺杂浓度，并且其中所述等离子体增强层在与所述保护枕(8)的结合处具有所述掺杂浓度最大值。2.如权利要求1所述的绝缘栅极功率半导体器件，其特征在于：所述最大增强层掺杂浓度高于所述最大等离子体增强层掺杂浓度。3.如权利要求2所述的绝缘栅极功率半导体器件，其特征在于：所述最大增强层掺杂浓度至少是所述最大等离子体增强层掺杂浓度的两倍高。4.如权利要求1至3中任一项所述的绝缘栅极功率半导体器件，其特征在于：所述增强层(95)具有最大掺杂浓度，其低于3×1016cm-3，或低于2.5×1016cm-3或低于2×1016cm-3。5.如权利要求1至4中任一项所述的绝缘栅极功率半导体器件，其特征在于：所述局部掺杂浓度最小值不超过所述最大等离子体增强层掺杂浓度的一半。6.如权利要求1至5中任一项所述的绝缘栅极功率半导体器件，其特征在于：所述增强层(95)具有小于3μm的或小于2μm的或小于1.5μm的厚度。7.如权利要求1至6中任一项所述的绝缘栅极功率半导体器件，其特征在于：所述等离子体增强层(9、9')围绕所述保护枕(8)，使得所述保护枕(8)与所述漂移层(5)分离。8.如权利要求1至7中任一项所述的绝缘栅极功率半导体器件，其特征在于：所述等离子体增强层(9、9')仅覆盖所述保护枕(8)和所述增强层(95)之间的边缘，并且所述保护枕(8)接触所述沟槽底部(76)下面的所述漂移层(5)。9.如权利要求1至8中任一项所述的绝缘栅极功率半导体器件，其特征在于：所述器件包括多个沟槽栅极电极(7、7')，其中每个增强层掺杂浓度分布图的局部最大掺杂浓度位于两个相邻沟槽栅极电极(7、7')之间的整个区上的相同深度。10.如权利要求1至9中任一项所述的绝缘栅极功率半导体器件，其特征在于：所述器件包括多个沟槽栅极电极(7、7')，并且在每个沟槽栅极电极(7、7')处布置了覆盖所述沟槽底部(76)的保护枕(8)和覆盖所述保护枕(8)和所述沟槽栅极电极(7、7')之间的所述边缘区域的等离子体增强层(9、9')，其中在两个相邻沟槽栅极电极(7、7')处布置并且彼此面对的所述等离子体增强层(9、9')通过所述漂移层(5)与...

【专利技术属性】
技术研发人员：L德米歇利斯，C科瓦斯，
申请(专利权)人：ABB瑞士股份有限公司，
类型：发明
国别省市：瑞士,CH