低功率存储器节流制造技术

在一种形式中，数据处理系统包括具有多个组的存储器通道，和数据处理器。数据处理器联接至存储器通道，并且适用于访问多个组中的每一个组。响应于检测到预定事件，数据处理器选择多个组中的活动组，并且将除活动组以外的其他组置于低功率状态，其中所述其他组在检测到预定事件时包括至少一个具有待决请求的组。数据处理器随后处理针对所述活动组的存储器访问请求。

Low Power Memory Throttle

In one form, data processing systems include memory channels with multiple groups, and data processors. The data processor is connected to the memory channel and is suitable for accessing each of the multiple groups. In response to the detection of a predetermined event, the data processor selects an active group in a plurality of groups and places other groups except the active group in a low power state, in which the other groups include at least one group with pending requests when a predetermined event is detected. The data processor then processes a memory access request for the active group.

【技术实现步骤摘要】
【国外来华专利技术】低功率存储器节流
本公开一般来说涉及数据处理系统，并且更具体地，涉及可以低功率模式介接至存储器的数据处理系统。
技术介绍
计算机系统通常使用昂贵且高度密的动态随机访问存储器(DRAM)芯片用于主存储器。当今市场上出售的大多数DRAM芯片与联合电子设备工程委员会(JEDEC)颁布的各种双数据率(DDR)DRAM兼容。DDRDRAM通过各种低功率模式来提供高性能和低功率操作。这些低功率模式中的一种称作预充电断电。在预充电断电期间，对所有条预充电，可停用片上延迟锁相环(DLL)，可关闭输入时钟，并且可停用输出缓冲器以显著降低功率消耗。预充电断电可相对快速地退出，并且可通过维持DLL运行来加速退出时间。另一低功率模式为活动断电。活动断电与预充电断电的不同之处在于，至少一条保持活动，即，有一行开路，因此比预充电断电更快地退出。另一低功率模式为自刷新模式。在自刷新模式中，所有条都空闲，并且所有外部时钟都被移除，但是DRAM通过使用内建定时器定期刷新所有行来保持其内容。现代DDR存储器控制器保持队列以存储待决存储器访问请求，从而允许不按次序挑选待决存储器访问请求以提高效率。举例来说，存储器控制器可不按次序从队列检索针对给定存储器组中的同一行的多个存储器访问请求，并且连续地发出至存储器系统以避免预充电当前行和激活另一行的开销。除了提高效率，存储器控制器将DDRDRAM的一组或多组置于低功率状态，预期功率节省将超过进入和退出此状态所要求的额外时间。已知的存储器控制器并不将DDRDRAM的特定组置于低功率状态，除非队列中没有针对所述条的待决存储器访问请求。附图说明图1以框图形式示出根据一些实施方案的数据处理系统；图2以框图形式示出适用于图1的数据处理系统的高级处理单元(APU)；图3以框图形式示出根据一些实施方案的适用于图2的APU的存储器控制器以及相关联的物理接口(PHY)；图4以框图形式示出根据一些实施方案的适用于图2的APU的存储器控制器以及相关联的PHY；图5以框图形式示出根据一些实施方案的存储器控制器；和图6示出根据一些实施方案的可由图5的存储器控制器使用的流程图。在以下描述中，不同图中使用的相同的附图标号指示相似或相同的项目。除非另外指出，否则单词“联接”及其相关联的动词形式包括直接连接和通过本领域中已知手段的间接电气连接，并且除非另外指出，否则对直接连接的任何描述也意味着使用适当形式间接电气连接的替代性实施方案。具体实施方式如下文在一种形式中描述，一种数据处理系统包括存储器通道，所述存储器通道包括多个组，和数据处理器。数据处理器联接至存储器通道，并且适用于访问多个组中的每一个组。响应于检测到预定事件，数据处理器选择多个组中的活动组，并且将除活动组以外的其他组置于低功率状态，其中所述其他组在检测到预定事件时包括至少一个具有待决请求的组。数据处理器随后处理针对所述活动组的存储器访问请求。在另一形式中，数据处理器包括存储器访问代理和联接至存储器访问代理的存储器控制器。存储器控制器适用于联接至包括第一多个组的存储器系统。存储器控制器响应于检测到第一预定事件而选择第一多个组中的活动组，同时将第一多个组中除活动组以外的其他组置于低功率状态。举例来说，预定事件可为热事件，并且低功率状态可为预充电断电状态。其他组在检测到预定事件时包括至少一个具有待决请求的组。存储器控制器随后处理针对所述活动组的至少一个存储器访问请求。在另一种形式中，一种用于节流对存储器系统的存储器访问的方法可用于减缓潜在有害的热事件。检测热事件，并且响应于检测到热事件，选择多个组中的活动组，同时将多个组中除活动组以外的其他组置于低功率状态。其他组包括至少一个具有待决请求的组。处理针对活动组的至少一个存储器访问请求。图1以框图形式示出根据一些实施方案的数据处理系统100。数据处理系统100通常包括呈加速处理单元(APU)形式的数据处理器110、存储器系统120、外围组件快速互连(PCIe)系统150、通用串行总线(USB)系统160，和磁盘驱动器170。数据处理器110操作为数据处理系统100的中央处理单元(CPU)，并且提供可用于现代计算机系统的各种总线和接口。这些接口包括两个双数据率(DDRx)存储器通道、用于连接至PCIe链接的PCIe根联合体、用于连接至USB网络的USB控制器，和针对串列高级技术附件(SATA)海量存储装置的接口。存储器系统120包括存储器通道130和存储器通道140。存储器通道130包括一组连接至DDRx总线132的双列直插存储器模块(DIMM)，包括在本实施例中对应于独立组的代表性DIMM134、136和138。类似地，存储器通道140包括一组连接至DDRx总线142的DIMM，包括代表性DIMM144、146和148。PCIe系统150包括连接至数据处理器110中的PCIe根联合体的PCIe开关152、PCIe装置154、PCIe装置156和PCIe装置158。PCIe装置156又连接至系统基本输入/输出系统(BIOS)存储器157。系统BIOS存储器157可为各种非易失性存储器存储器类型中的任何一种，诸如只读存储器(ROM)、快速电可擦可编程ROM(EEPROM)，等等。USB系统160包括连接至数据处理器110中的USB主机的USB集线器162，以及各自连接至USB集线器162的代表性USB装置164、166和168。USB装置164、166和168可为诸如键盘、鼠标、快速EEPROM端口等装置。磁盘驱动器170经由SATA总线连接至数据处理器110，并且提供海量存储装置以用于操作系统、应用程序、应用文件，等等。通过提供存储器通道130和存储器通道140，数据处理系统100适用于现代计算应用。存储器通道130和140中的每一个可连接至现有技术的DDR存储器，诸如，DDR版本4(DDR4)、低功率DDR4(LPDDR4)、图形DDR版本5(gDDR5)，和高带宽存储器(HBM)，并且可适用于未来的存储器技术。这些存储器提供高总线带宽和高速操作。同时，这些存储器还提供低功率模式，以便为电池供电的应用节省功率，诸如膝上型计算机，并且还提供内建热监测。如下文所详述，数据处理器110包括能够在某些情况下节流功率以避免过热并降低热过载机会的存储器控制器。图2以框图形式示出适用于图1的数据处理系统100中的APU200。APU200通常包括中央处理单元(CPU)内核复合体210、图形内核220、一组显示器引擎230、存储器管理集线器240、数据组构250、一组外围控制器260、一组外围总线控制器270、系统管理单元(SMU)280，和一组存储器控制器290。CPU内核复合体210包括CPU内核212和CPU内核214。在本实施例中，CPU内核复合体210包括两个CPU内核，但在其他实施方案中，CPU内核复合体可包括任意数目个CPU内核。CPU内核212和214中的每一个双向连接至系统管理网络(SMN)，藉此形成控制组构，并且连接至数据组构250，并且能够提供存储器访问请求至数据组构250。CPU内核212和214中的每一个可为单一内核，或者还可为具有两个或更多个共享某些资源(诸如高速缓存)的单一内核的内核复合体。图形本文档来自技高网...

【技术保护点】
1.一种数据处理系统(100)，其包括：包括多个组(134/136/138)的存储器通道(130)；和联接至所述存储器通道(130)的数据处理器(110)，其适用于访问所述多个组(134/136/138)中的每一组，其中响应于检测到预定事件，所述数据处理器(110)选择所述多个组(134/136/138)中的活动组，并且将除所述活动组以外的其他组置于低功率状态，其中所述其他组在所述检测到所述预定事件时包括至少一个具有待决请求的组，并且其中所述数据处理器(110)随后处理针对所述活动组的存储器访问请求。

【技术特征摘要】
【国外来华专利技术】2016.05.28 US 15/168,0431.一种数据处理系统(100)，其包括：包括多个组(134/136/138)的存储器通道(130)；和联接至所述存储器通道(130)的数据处理器(110)，其适用于访问所述多个组(134/136/138)中的每一组，其中响应于检测到预定事件，所述数据处理器(110)选择所述多个组(134/136/138)中的活动组，并且将除所述活动组以外的其他组置于低功率状态，其中所述其他组在所述检测到所述预定事件时包括至少一个具有待决请求的组，并且其中所述数据处理器(110)随后处理针对所述活动组的存储器访问请求。2.如权利要求1所述的数据处理系统(100)，其中所述预定事件指出热事件，并且所述多个组中的所述至少一组包括温度传感器，所述温度传感器具有用于提供事件信号以指示所述热事件的输出。3.如权利要求2所述的数据处理系统(100)，其中所述多个组中的每一组包括各别温度传感器，所述各别温度传感器具有联接至事件输入导体的各别开路漏极输出。4.如权利要求1所述的数据处理系统(100)，其中响应于检测到所述预定事件尚未结束并且基于预定判据而判定出并未选择另一组，所述数据处理器(110)处理所述活动组中的下一命令。5.如权利要求4所述的数据处理系统(100)，其中所述预定判据包括所述活动组中的至少一个待决请求。6.如权利要求4所述的数据处理系统(100)，其中所述预定判据包括所述活动组中的当前页中的至少一个待决请求。7.如权利要求4所述的数据处理系统(100)，其中所述预定判据包括所述活动组中的至少一个待决请求并且小于其他组中的预定数目个请求。8.如权利要求1所述的数据处理系统(100)，其中所述存储器通道包括双数据率(DDR)存储器的多个组。9.如权利要求8所述的数据处理系统(100)，其中所述低功率状态包括DDR低功率状态。10.一种数据处理器(110/200)，其包括：存储器访问代理(210/220)；和存储器控制器(292/300/400)，其联接至所述存储器访问代理(210/220)并且适用于：联接至包括第一多个组(132/133/134)的存储器系统(120)，其中所述存储器控制器(292/300/400)响应于检测到第一预定事件而选择所述第一多个组(132/133/134)中的活动组，同时将所述第一多个组(134/136/138)中除所述活动组以外的其他组置于低功率状态，其中所述其他组在所述检测到所述预定事件时包括至少一个具有待决请求的组，并且其中所述存储器控制器(292/300/400)随后处理针对所述活动组的至少一个存储器访问请求。11.如权利要求10所述的数据处理器(110/200)，其中所述第一预定事件包括热事件。12.如权利要求10所述的数据处理器(110/200)，其中所述低功率状态包括活动断电状态、预充电断电状态和自刷新状态中的一个。13.如权利要求10所述的数据处理器(110/200)，其中所述存储器控制器(292/300/400)适用于访问双数据率(DDR)版本4(DDR4)存储器通道和图形DDR版本5(gDDR5)存储器通道，和高带宽存储器(HBM)存储器通道中的至少一个。14.如权利要求10所述的数据处理器(110/200)，其中所述存储器控制器(292/300/400)包括：第一存储器通道控制器(314/414)，其联接至：第一主机接口(312/412)，用于接收第一多个访问请求并响应于所述第一多个访问请求而传导数据，和第一物理接口(316/416)；和功率引擎(320/430)，其被联接至所述第一存储器通道控制器(314/414)并且响应于所述第一预定事件，致使所述存储器通道控制器(314/414)...

【专利技术属性】
技术研发人员：凯达尔纳特·巴拉里斯南，凯文·M·布朗德，詹姆斯·R·麦格罗，
申请(专利权)人：超威半导体公司，
类型：发明
国别省市：美国,US