异型杂质扩散对接的P制造技术

本发明专利技术公开了一种异型杂质扩散对接的P+N+型低压硅扩散片及其硅二极管。包括如下步骤：1)在N型硅单晶片的正、反两表面同步分别扩散入P+型半导体杂质硼和N+型半导体杂质磷，并使P

P for Diffusion Docking of Heterotypic Impurities

The invention discloses a P+N+type low voltage silicon diffuser and a silicon diode for diffusing docking of heterotypic impurities. It includes the following steps: 1) The P + type semiconductor impurity boron and the N + type semiconductor impurity phosphorus are diffused into the positive and negative surfaces of the N-type silicon wafer synchronously, and the P + type semiconductor impurity phosphorus is made into the surface of the N-type silicon wafer.

【技术实现步骤摘要】
异型杂质扩散对接的P+N+型低压硅扩散片及其硅二极管本申请属于申请日为2017年2月27号、申请号201710108976.4、专利技术名称“一种去本征区P+N+型低压硅扩散片、硅二极管及其制备方法”的专利技术专利的分案申请。
本专利技术涉及半导体器件的制造，尤其涉及一种异型杂质扩散对接的P+N+型低压硅扩散片及其硅二极管。
技术介绍
众所周知，传统上采用硅单晶片制造硅二极管的方法是：选用P型或N型导电的硅单晶作为基片，然后将N型或P型导电的半导体杂质扩散入硅基片中，以此形成硅二极管芯片的PN结。硅二极管的重要电性能参数之一是PN结的反向击穿电压VB，由传统方法制造的硅二极管，其PN结的反向击穿电压VB取决于所用硅单晶材料的电阻率，电阻率越高，其VB越高。当前生产为制造高工作耐压硅二极管所需高电阻率硅单晶的制备技术几乎趋于完善，市场供应的高电阻率硅单晶材料应有尽有，现代技术对于制造能承受成千上万伏特的硅高压器件已非难事，但是为获得用于制造VB低于十伏特的硅二极管所需的超低电阻率硅单晶却无计可施，其问题在于硅二极管的反向工作电压越低，要求所用的硅单晶体内均匀掺杂的浓度越高，因为硅单晶的直拉生长法是边生长单晶边掺入半导体杂质的，整个过程中硅始终处于熔融态，如此在1400℃以上的高温下，若在硅单晶中掺入的半导体杂质的浓度越高，单晶体内的晶格缺陷越密集，而使用高缺陷密度的硅单晶来制造硅二极管，其反向漏电流和功耗必将急剧上升，严重时将毁坏器件。长期以来，人们采用硅外延片作为制造低压硅二极管的基片材料，若单以材料品质而论，硅外延片始终被列为上品，这是因为用外延法生长硅外延片，虽然同样是在硅中均匀掺入半导体杂质，但硅外延生长所采用的温度要比硅单晶生长所需之硅的熔点低250℃以上，显而易见，硅外延片的晶格完整性自然趋于完美。然而美中不足的是,因受硅外延设备单产产量之限制，硅外延片的价格历来是居高不下，并不适合用来大规模生产低附加值的低压硅二极管。
技术实现思路
本专利技术的目的是为了解决生产低压硅二极管之专用硅单晶制备难以及成本高的问题，克服当前普通低压硅二极管制造技术方面存在之不足，提供一种去本征区P+N+型低压硅二极管，即异型杂质扩散直接对接后两层扩散区之间无硅本征层的P+N+型低压硅扩散片。本专利技术采用的具体技术方案如下：异型杂质扩散对接的P+N+型低压硅扩散片，其结构为由上层的P+型杂质扩散区和下层的N+型杂质扩散区对接会合而成，且两层扩散区之间无硅本征层过渡。异型杂质扩散对接的P+N+型低压硅二极管，在N型硅单晶片的正、反两表面同步分别扩散入P+型半导体杂质硼和N+型半导体杂质磷，并使P+型杂质扩散区和N+型杂质扩散区穿越N型硅本征区后对接会合，得到去硅本征区P+N+型硅扩散片，P+N+型硅扩散片经镀镍、芯片锯切、底座焊接、台面钝化和压模成型，制成P+N+型低压硅二极管。异型杂质扩散对接的P+N+型低压硅二极管的制备方法，它的步骤如下：1)在N型硅单晶片的正、反两表面同步分别扩散入P+型半导体杂质硼和N+型半导体杂质磷，并使P+型杂质扩散区和N+型杂质扩散区穿越N型硅本征区后对接会合，得到去硅本征区P+N+型硅扩散片，扩散时间为30～35小时，扩散温度为1270℃～1280℃，P+和N+型杂质表面浓度为1020～1021个原子/cm3，N型硅单晶片的厚度为180～200um，电阻率为0.01～0.02Ω·cm；2)在P+N+型硅扩散片的正、反两表面镀上镍层；3)将P+N+型硅扩散片锯切成低压硅二极管芯片；4)将低压硅二极管芯片与封装底座焊接，再经过台面钝化和压模成型，封装成低压硅二极管。作为优选，所述的步骤1)中的同步扩散P+型半导体杂质硼和N+型半导体杂质磷均采用固态纸源。作为优选，所述的步骤1)中的P+型杂质扩散区和N+型杂质扩散区穿越N型硅本征区后会合，通过会合点的杂质浓度N(x)分布对应决定P+N+结的空间电荷层和硅二极管的反向电压VB。现在详细描述本专利技术的理论依据：本专利技术的去本征区P+N+结扩散制造低压硅二极管的方法，灵活地采用常规成熟的半导体杂质向硅中高温扩散这一非均匀掺杂法，来代替相似高温下的硅外延生长，同是在硅中的掺杂，殊路同归，本专利技术既达到在PN结中心区的掺杂浓度N(x)符合器件设计目标，又保持住硅晶格的完整性。即以简单地获取一个去硅本征区P+N+结之新路径，妥善解决了制造难题。由于工艺简化，生产效率高，产品具有较高性价比。在此要作出说明的是，所谓“去本征区”是指从外面扩散掺入硅中的半导体杂质原子在数量上以绝对优势超过硅本征区原始的半导体掺杂原子浓度，使整个硅本征区的导电性完全取决于后者扩散掺杂的导电类型，意味着本征区消失，参见图2。那么本专利技术“去本征区”有何实际意义呢？首先介绍本征区的作用，前面说过，PN结的反向击穿电压VB取决于所用硅单晶材料的电阻率，电阻率越高，其VB越高，硅电阻率作为决定VB的重要因素(硅电阻率作为导电材料的一种规格出现，其实质是硅中的半导体掺杂浓度，半导体掺杂浓度决定硅电阻率的高低)。此外还有另一决定VB的重要因素则是硅本征区，在限定范围内，硅本征区越宽，其VB越高，反之亦然，可见硅本征区之重要，诚然这只是对普通正常耐压的硅二极管而言，但对于耐压在十伏特左右以及更低耐压的情形，则另当别论了，即要求硅本征区尽可能窄或干脆不留空间，就像本专利技术之主张那样。原因在于既然找不到适合于制造超低耐压硅二极管的重掺杂硅单晶材料，姑且代之以现有的普通低电阻率硅单晶，如此做法虽然不能直接满足VB设计所要求的第一因素条件，但是我们却能通过本专利技术制备一个P+N+结独特结构，设法使硅PN结中心附近的半导体掺杂浓度N(x)达到超低VB对硅中掺杂浓度的要求，于是顺当地解决了上述硅中特别重掺杂之疑难问题。至此，硅二极管中本征区不复存在亦无关紧要了，因为P+N+结一旦形成，即自动建立起空间电荷层，而有了空间电荷层，硅PN结就能承受相应的VB，参见图3。在此将硅P+N+结空间电荷层的形成过程叙述如下：当向N型硅单晶片的正、反表面同步分别扩散入P+型半导体杂质硼和N+型半导体杂质磷，并使P+型和N+型两扩散区穿越N型硅本征区后对接会合的瞬间开始，P+型扩散区里的部分多数载流子——“空穴”，便与N+型扩散区里的部分多数载流子——“自由电子”在两扩散区的交界面处相遇，发生相遇的空穴与自由电子随即一一成对消失，空穴带单位正电荷，自由电子带单位负电荷，于是在这两种载流子相互补偿过程中，P+型和N+型两杂质扩散区的交界面附近立即形成一个携带正、负固定电荷的区域——空间电荷层。空间电荷层的负电荷侧聚集有大量硼离子，空间电荷层的正电荷侧聚集有大量磷离子，空间电荷层内立即自动建立起电场E，参见图3。于是载流子沿杂质浓度梯度方向的扩散运动与载流子在自建电场作用下的漂移运动两者之间最终趋于平衡，此即为平衡PN结。在外加电压的作用下，PN结具备正向导通电流，反向阻断电流的功能。当反向电压VB达到一定值时，PN结将发生反向电流剧增的雪崩击穿现象。以下即以单边突变PN+结为模型，对结中心靠P+侧的杂质浓度Na(xj)与P+N+结的耐压VB之间的关系作一个近似分析。据经验公式VB＝[εrεoЁ]/[2qNa(x)]式中，εr＝11.9，本文档来自技高网...

【技术保护点】
1.一种异型杂质扩散对接的P+N+型低压硅扩散片，其特征在于：由上层的P+型杂质扩散区和下层的N+型杂质扩散区对接会合而成，且两层扩散区之间无硅本征层过渡。

【技术特征摘要】
1.一种异型杂质扩散对接的P+N+型低压硅扩散片，其特征在于：由上层的P+型杂质扩散区和下层的N+型杂质扩散区对接会合而成，且两层扩散区之间无硅本征层过渡。2.一种异型杂质扩散对接的P+N+型低压硅二极管，其特征在于：在N型硅单晶片的正、反两表面...

【专利技术属性】
技术研发人员：陈福元，胡煜涛，毛建军，任亮，苏云清，虞旭俊，
申请(专利权)人：杭州赛晶电子有限公司，
类型：发明
国别省市：浙江,33