一种半导体器件及其形成方法技术

本发明专利技术提供一种半导体器件及其形成方法，形成了垂直式的半导体器件，该半导体器件包括由下至上依次为第一源漏区、沟道区和第二源漏区的垂直结构，该垂直结构中沟道区的截面为梯形形貌，梯形形貌的侧壁为斜面，可以用于电极的引出，便于直接从垂直结构的沟道区侧壁上引出接触，简化了实现工艺，且能与现有的器件制造工艺集成，提高了工艺的可实现性，同时，有利于减小引出电极时出现的电容效应，提高了半导体器件的性能。

A Semiconductor Device and Its Formation Method

The invention provides a semiconductor device and its forming method, forming a vertical semiconductor device. The semiconductor device comprises a vertical structure of the first source-drain zone, the channel zone and the second source-drain zone from bottom to top. The cross section of the channel zone in the vertical structure is trapezoidal shape, and the side wall of the trapezoidal shape is inclined, which can be used for the extraction of electrodes, and is convenient for the direct introduction of the vertical structure. The contacts on the side wall of the channel area simplify the implementation process, and can be integrated with the existing device manufacturing process, which improves the realizability of the process. At the same time, it helps to reduce the capacitance effect of the lead-out electrode and improve the performance of semiconductor devices.

【技术实现步骤摘要】
一种半导体器件及其形成方法
本专利技术涉及半导体器件及制造
，特别涉及一种半导体器件及其形成方法。
技术介绍
随着集成电路集成度不断提高，器件的尺寸也不断减小，立体器件成为研究及应用中的热点，纳米线器件是立体器件中的一种，它的典型特征在于栅极将纳米线的沟道区完全包围，因此具有很好的驱动能力，是面向5nm及以下技术节点CMOS器件最具有潜力的解决方案。垂直式纳米线器件是沿垂直于衬底方向形成纳米线，使得纳米线器件的沟道和源漏区是沿着垂直于衬底方向分布，进而形成环绕纳米线的栅电极，这样可以进一步提高器件的集成度，然而，由于垂直式结构的限制，使得底部栅电极的接触工艺非常复杂且不易实现，增大了垂直式纳米线器件产业化的难度。
技术实现思路
有鉴于此，本专利技术的目的在于提供一种半导体器件及其形成方法，简化垂直式器件中沟道区的电极引出工艺，提高工艺可实现性。为实现上述目的，本专利技术有如下技术方案：一种半导体器件，包括：半导体衬底；所述半导体衬底上半导体材料的垂直结构，所述垂直结构由下至上依次包括第一源漏区、沟道区和第二源漏区，所述沟道区的截面基本为梯形形貌，且所述第二源漏区截面的上底和下底的长度小于或等于所述沟道区截面的上底长度；覆盖所述垂直结构的第一介电层；形成在所述第一介电层中且位于所述沟道区侧壁之上的栅电极；形成在所述第一介电层上的第二介电层；形成在所述第二介电层中且位于所述栅电极之上的栅极接触。可选地，所述垂直结构为一体结构。可选地，所述垂直结构为叠层结构，所述叠层结构包括依次层叠的第一外延层、第二外延层和第三外延层，所述第一源漏区和所述第二源漏区分别形成在所述第一外延层和所述第三外延层中，第二外延层为沟道区。可选地，还包括：与所述第一源漏区电连接的第一源漏接触；形成在所述第二介电层中且位于所述第二源漏区上底面上的第二源漏接触。可选地，所述栅电极为圆环形或圆弧形。一种半导体器件的形成方法，包括：提供半导体衬底；在所述半导体衬底上形成半导体材料的垂直结构，所述垂直结构由下至上依次包括第一源漏区、沟道区和第二源漏区，所述沟道区的截面基本为梯形形貌，且所述第二源漏区截面的上底和下底的长度小于或等于所述沟道区截面的上底长度；在覆盖所述垂直结构，以形成第一介电层；在所述第一介电层中、所述沟道区侧壁之上形成栅电极；在所述第一介电层上形成第二介电层；在所述第二介电层中、所述栅电极上形成栅极接触。可选地，在所述半导体衬底上形成半导体材料的垂直结构，包括：通过刻蚀所述衬底，形成垂直结构，所述垂直结构中的第一深度下以及第二深度上的区域中分别形成有第一源漏区和第二源漏区，所述第一深度与第二深度之间的衬底为沟道区。可选地，在所述半导体衬底上形成半导体材料的垂直结构，包括：在所述半导体衬底上形成依次层叠的第一外延层、第二外延层和第三外延层，所述第一外延层和所述第三外延层中分别形成有第一源漏区和第二源漏区；对所述第一外延层、第二外延层和第三外延层进行刻蚀，以形成垂直结构。可选地，还包括：形成与所述第一源漏区电连接的第一源漏接触；以及，在所述第二介电层中、所述第二源漏区上底面上形成第二源漏接触。可选地，所述栅电极为圆环形或圆弧形。本专利技术实施例提供的半导体器件及其形成方法，形成了垂直式的半导体器件，该半导体器件包括由下至上依次为第一源漏区、沟道区和第二源漏区的垂直结构，该垂直结构中沟道区的截面为梯形形貌，梯形的形貌的侧壁为斜面，可以用于电极的引出，便于直接从垂直结构的沟道区侧壁上引出接触，简化了实现工艺，且能与现有的器件制造工艺集成，提高了工艺的可实现性，同时，有利于减小引出电极时出现的电容效应，提高了半导体器件的性能。附图说明为了更清楚地说明本专利技术实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本专利技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。图1示出了根据本专利技术实施例的半导体器件的剖面结构示意图；图2示出了根据本专利技术实施例的半导体器件中的圆环形栅极的俯视图；图3示出了根据本专利技术实施例一提供的一种半导体器件形成方法流程图；图4a-4i示出了根据本专利技术实施例一提供的方法形成半导体器件过程中的一系列器件剖面结构示意图；图5a-5b示出了根据本专利技术实施例二形成半导体器件垂直结构的示意图。具体实施方式为使本专利技术的上述目的、特征和优点能够更加明显易懂，下面结合附图对本专利技术的具体实施方式做详细的说明。在下面的描述中阐述了很多具体细节以便于充分理解本专利技术，但是本专利技术还可以采用其他不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本专利技术内涵的情况下做类似推广，因此本专利技术不受下面公开的具体实施例的限制。其次，本专利技术结合示意图进行详细描述，在详述本专利技术实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本专利技术保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。正如
技术介绍
中的描述，立体式纳米器件的沟道和源漏区是沿着垂直于衬底的方向分布，垂直式结构提高了器件的集成度，但这种结构使得源漏区以及栅电极的接触工艺非常复杂，电极接触不易制备和引出。为此，本申请提供了一种半导体器件及其形成方法。将半导体器件设置成截面为梯形形貌、由下至上依次为第一源漏区、沟道区和第二源漏区的垂直结构，便于从垂直结构的侧壁上引出电极，且由下至上逐层减小的垂直式半导体器件，有利于减小引出电极时出现的电容效应，提高了半导体器件的性能。参见图1所示，该半导体器件包括：半导体衬底100；半导体衬底上的垂直结构，由下至上依次为第一源漏区101、沟道区102和第二源漏区103。覆盖所述垂直结构的第一介电层104；在所述第一介电层104中且位于所述沟道区102侧壁之上的栅电极105；在所述第一介电层104上的第二介电层107；在第二介电层中且位于栅电极105之上的栅极接触109。在本专利技术实施例中，沟道区102的截面基本为梯形形貌，且所述第二源漏区截面的上底和下底的长度小于或等于所述沟道区截面的上底长度，也就是说，沟道区的侧壁为斜面，而沟道区之上的第二源漏区设置在沟道区上底面所在的区域之内，使得第二源漏区在垂直于衬底的方向上不会对沟道区的侧壁造成遮挡。这样，从垂直结构的顶部垂直往下，可以直接将栅电极形成在沟道区的侧壁之上，进而通过栅极接触将栅电极引出，通过现有的器件制造工艺即可实现，工艺简单且易于实现。此外，沟道区梯形的形貌可以增大栅电极与有源区引出电极之间的距离，有源区即第一和第二源漏区，减小寄生电容，从而减小器件的电容效应，提高器件的性能。需要说明的是，在本申请中，沟道区的截面基本为梯形形貌，是指在制造工艺误差允许的范围内形成的沟道区的截面形貌，由于工艺误差的存在，其斜面并非完全平整，可以是截面水平宽度由上至下增大的类梯形。其中，第一源漏区101、沟道区102和第二源漏区103的垂直结构可以为一体的结构，也就是说，第一源漏区101、沟道区102和第二源漏区103一同形成在一层材料中，例如一同通过衬底来形成。此外，垂直结构还可以为叠层结构，叠层结构包括依次层叠的第一外延层、第二外延层和第三本文档来自技高网...

【技术保护点】
1.一种半导体器件，其特征在于，包括：半导体衬底；所述半导体衬底上半导体材料的垂直结构，所述垂直结构由下至上依次包括第一源漏区、沟道区和第二源漏区，所述沟道区的截面基本为梯形形貌，且所述第二源漏区截面的上底和下底的长度小于或等于所述沟道区截面的上底长度；覆盖所述垂直结构的第一介电层；形成在所述第一介电层中且位于所述沟道区侧壁之上的栅电极；形成在所述第一介电层上的第二介电层；形成在所述第二介电层中且位于所述栅电极之上的栅极接触。

【技术特征摘要】
1.一种半导体器件，其特征在于，包括：半导体衬底；所述半导体衬底上半导体材料的垂直结构，所述垂直结构由下至上依次包括第一源漏区、沟道区和第二源漏区，所述沟道区的截面基本为梯形形貌，且所述第二源漏区截面的上底和下底的长度小于或等于所述沟道区截面的上底长度；覆盖所述垂直结构的第一介电层；形成在所述第一介电层中且位于所述沟道区侧壁之上的栅电极；形成在所述第一介电层上的第二介电层；形成在所述第二介电层中且位于所述栅电极之上的栅极接触。2.根据权利要求1所述的器件，其特征在于，所述垂直结构为一体结构。3.根据权利要求1所述的器件，其特征在于，所述垂直结构为叠层结构，所述叠层结构包括依次层叠的第一外延层、第二外延层和第三外延层，所述第一源漏区和所述第二源漏区分别形成在所述第一外延层和所述第三外延层中，第二外延层为沟道区。4.根据权利要求1所述的器件，其特征在于，还包括：与所述第一源漏区电连接的第一源漏接触；形成在所述第二介电层中且位于所述第二源漏区上底面上的第二源漏接触。5.根据权利要求1-4中任一项所述的器件，其特征在于，所述栅电极为圆环形或圆弧形。6.一种半导体器件的形成方法，其特征在于，包括：提供半导体衬底；在所述半导体衬底上形成半导体材料的垂直结构，所述垂直结构由下至上依次包...

【专利技术属性】
技术研发人员：顾杰，殷华湘，侯朝昭，姚佳欣，
申请(专利权)人：中国科学院微电子研究所，
类型：发明
国别省市：北京,11