一种超势垒二极管器件制造技术

一种超势垒二极管器件，属于半导体功率器件领域技术。其元胞结构包括自下而上依次设置的阴极金属、N+半导体衬底和N‑半导体漂移区，N‑半导体漂移区顶层左侧设置P型半导体基区，P型半导体基区顶层左侧从左自右依次并排设置紧密接触的P+半导体接触区和N+半导体源区；N+半导体源区的右侧上表面、N+半导体源区右侧的P型半导体基区的上表面和P型半导体基区右侧的N‑半导体漂移区的上表面设置沟槽结构；沟槽结构上设置栅极结构，栅极结构包括自下而上设置的介质层、多晶硅和阳极金属，多晶硅的下表面最底部低于沟槽结构的最顶部；阳极金属设置在超势垒二极管器件的上表面。本发明专利技术提高了器件正向导通电流水平和电压阻断能力。

A Super Barrier Diode Device

A superbarrier diode device belongs to the field of semiconductor power devices. The cell structure includes cathode metal, N + semiconductor substrate and N semiconductor drift region, P-type semiconductor base region is set on the left side of N semiconductor drift region, P-type semiconductor contact region and N + semiconductor source region are arranged side by side from left to right on the top of P-type semiconductor base region, and the upper right side of N + semiconductor source region and the right side of N + semiconductor source region are arranged side by side. The upper surface of the P-type semiconductor base and the upper surface of the N-semiconductor drift zone on the right side of the P-type semiconductor base are grooved; the gate structure is arranged on the groove structure, which includes the bottom-up dielectric layer, polycrystalline silicon and anode metal, and the bottom of the polycrystalline silicon is lower than the top of the groove structure; the anode metal is located on the superbarrier diode device. Upper surface. The invention improves the forward current level and voltage blocking ability of the device.

【技术实现步骤摘要】
一种超势垒二极管器件
本专利技术属于功率半导体器件领域技术，具体地说，是涉及一种超势垒二极管器件结构。
技术介绍
人类纪元已进入21世纪，虽然出现了多种形式的新型能源，如风能、核能、太阳能以及地热能等，但世界能源生产和消费仍以化石能源为主，且化石能源依然将在很长的一段时期内占领着人类众多能源需求最重要的一席。化石能源的大量、长期使用必将导致一系列的问题，这些问题与当下全球变暖等全球环境问题的恶化息息相关。而化石能源中有相当大的比例转化为电能。电能作为人类可直接利用能源的主要形式之一，对其使用效率的提升是应对世界能源问题的重要解决途径。电力系统是人类利用电能和提高电能使用效率的必要途径，电力系统对电能输运、管理以及使用效率的高低，体现着电力系统的现代化程度，进而体现着人类对于能源资源利用效率的高低。能源资源的高效率使用，对于人类可持续发展具有重大意义。具体来说，电力系统主要是对电能的产生过程进行调节、测量、控制、保护、调度和通信等，这个过程中，功率半导体器件起到了核心的作用。也就是说，功率半导体器件性能的高低，决定着大小电力系统性能。从某种程度上来说，功率半导体器件及其模块性能的优劣，关乎着人类可持续发展。功率器件当下由硅基功率器件主导，主要包括晶闸管、功率PIN器件、功率双极结型器件、肖特基势垒二极管、功率MOSFET以及绝缘栅场效应晶体管，在全功率范围内均得到了广泛的应用，硅基功率器件以其悠久历史、十分成熟的设计技术和工艺技术占领了功率半导体器件的主导市场。然而，因研究人员对硅基功率器件机理研究较为透彻，性能均已接近硅材料的理论极限，已经很难通过对硅基功率器件的设计和优化达到性能上的大幅度提升。以碳化硅(SiC)和氮化镓(GaN)等为代表的宽禁带半导体材料，亦称下一代半导体材料，以其优异的材料特性引起了科研人员的兴趣。碳化硅材料是第三代半导体材料的典型代表，也是目前晶体生长技术和器件制造水平最成熟、应用最广泛的宽禁带半导体材料之一。其相比于硅材料具有较大的禁带宽度、较高的热导率、较高的电子饱和漂移速度以及10倍于硅材料的临界击穿电场，使其在高温、高频、大功率、抗辐射应用场合下成为十分理想的半导体材料。由于碳化硅功率器件可显著降低电子设备的能耗，故碳化硅功率器件享有“带动新能源革命的绿色能源器件”的美名。碳化硅二极管是碳化硅材料作为功率器件基底材料使用的主导产品之一。在常见的碳化硅二极管的开发设计过程中，常规碳化硅PIN二极管的正向导通压降大(约为3.1V)、反向恢复特性差，而碳化硅肖特基二极管(SBD)的漏电较大、高温可靠性较差，在诸多应用场合均需要能克服上述两种器件不足的全新功率器件。碳化硅超势垒二极管弥补了两种传统二极管的不足，具有较低的正向导通压降以及较小的漏电流，该优势切合了当代社会发展节能减排的主题，故其在功率器件市场上受到了一定的重视。超势垒二极管的传统元胞结构示意如图1所示，然而作为沟道型器件，超势垒二极管具有正向导通电流密度低、反向阻断能力较差等不足之处，这些不足限制了其在功率器件市场上的进一步应用推广。
技术实现思路
针对上述传统超势垒二极管存在的正向导通电流密度低、反向阻断能力较差的问题，本专利技术提出一种超势垒二极管器件，能够提高正向导通电流密度，提升电压阻断能力，通过设置沟槽结构显著提升了器件正向导通电流水平；通过增加异质结增加了器件导通态下的多子电流分支，再次提升了器件正向导通电流水平；另外还提出了超结结构用于提升器件电压阻断能力，同时降低器件正向导通电阻，获得了良好的反向阻断与正向压降之间的折中关系。本专利技术的技术方案为：一种超势垒二极管器件，其元胞结构包括自下而上依次设置的阴极金属9、N+半导体衬底8和N-半导体漂移区7，所述N-半导体漂移区7顶层左侧设置P型半导体基区6，所述P型半导体基区6顶层左侧从左自右依次并排设置紧密接触的P+半导体接触区5和N+半导体源区4，所述N+半导体源区4的深度不超过所述P+半导体接触区5的深度；所述N+半导体源区4的右侧上表面、所述N+半导体源区4右侧的P型半导体基区6的上表面和所述P型半导体基区6右侧的N-半导体漂移区7的上表面设置沟槽结构，所述沟槽结构下表面最底部的深度小于所述N+半导体源区4的深度；所述沟槽结构上设置栅极结构，所述栅极结构设置在包括所述沟槽结构的上表面和所述P型半导体基区6右侧的N-半导体漂移区7的上表面，所述栅极结构包括自下而上设置的介质层3、多晶硅2和阳极金属1，所述多晶硅2的下表面最底部低于所述沟槽结构的最顶部；所述阳极金属1设置在所述超势垒二极管器件的上表面。具体的，所述沟槽结构内可以只包括所述介质层3和多晶硅2，即所述多晶硅2的下表面最底部低于所述沟槽结构的最顶部而所述阳极金属1的下表面最底部高于所述沟槽结构最顶部；所述沟槽结构内也可以还包括所述阳极金属1，即所述阳极金属1的下表面最底部低于所述沟槽结构最顶部。具体的，所述沟槽结构内可以设置一个凹槽，该凹槽为在X方向上从所述N+半导体源区4延伸至所述N-半导体漂移区7并穿过P型半导体基区6的结构，也可以在Z方向设置多个不连续的相同的凹槽。具体的，所述沟槽结构可以只设置在所述P型半导体基区6右侧的所述N-半导体漂移区7的左侧上表面，也可以向右延伸至覆盖所述P型半导体基区6右侧的所述N-半导体漂移区7的全部上表面；当所述沟槽结构只设置在所述P型半导体基区6右侧的所述N-半导体漂移区7的左侧上表面时，所述栅极结构设置除了设置在沟槽结构上表面时，还设置在所述沟槽结构的上表面和所述P型半导体基区6右侧的N-半导体漂移区7未设置所述沟槽结构的上表面。具体的，所述N-半导体漂移区7右侧上表面的所述介质层3被所述多晶硅2替代，所述多晶硅2与所述N-半导体漂移区7直接接触形成异质结，异质结具有整流特性，异质结可以形成在沟槽结构内，也可以形成在所述P型半导体基区6右侧的N-半导体漂移区7未设置所述沟槽结构的部分。具体的，所述P型半导体基区6和N+半导体衬底8之间的N-半导体漂移区7内设置超结结构，所述超结结构包括交替排列的N柱和P柱，所述N柱为第一N型掺杂7a，所述P柱为P型掺杂10，通过控制和调整工艺参数，使得N柱及P柱满足电荷量相等Qn＝Qp的需求，且阻断态下发生全耗尽；所述超结结构上且位于所述P型半导体基区6右侧的N-半导体漂移区7替换为第二N型掺杂7b，所述第一N型掺杂7a和第二N型掺杂7b的掺杂浓度高于所述N-半导体漂移区7的掺杂浓度。具体的，所述P型半导体基区6右侧的所述N-半导体漂移区7内设置P型半导体埋层11，所述P型半导体埋层11不将所述N-半导体漂移区7分割为两部分，则所述P型半导体埋层11可以设置为在Z方向连续分布且在X方向上不与所述N-半导体漂移区7的右边界接触，也可以设置为在X方向上与所述P型半导体基区6右边界和所述N-半导体漂移区7的右边界接触在且Z方向不连续分布。具体的，当所述超势垒二极管器件不存在异质结时，所述超势垒二极管器件的体材料为硅、碳化硅、砷化镓、锗、金刚石、硅锗、氧化镓或氮化镓中的一种。具体的，当所述超势垒二极管器件存在异质结时，所述异质结中宽禁带材料和窄禁带材料可以分别为碳化硅和硅材料，也可以不仅限于碳化硅、硅材料，对于其它宽禁带材本文档来自技高网...

【技术保护点】
1.一种超势垒二极管器件，其元胞结构包括自下而上依次设置的阴极金属(9)、N+半导体衬底(8)和N‑半导体漂移区(7)，所述N‑半导体漂移区(7)顶层左侧设置P型半导体基区(6)，所述P型半导体基区(6)顶层左侧从左自右依次并排设置紧密接触的P+半导体接触区(5)和N+半导体源区(4)，所述N+半导体源区(4)的深度不超过所述P+半导体接触区(5)的深度；其特征在于，所述N+半导体源区(4)的右侧上表面、所述N+半导体源区(4)右侧的P型半导体基区(6)的上表面和所述P型半导体基区(6)右侧的N‑半导体漂移区(7)的上表面设置沟槽结构，所述沟槽结构下表面最底部的深度小于所述N+半导体源区(4)的深度；所述沟槽结构上设置栅极结构，所述栅极结构设置在包括所述沟槽结构的上表面和所述P型半导体基区6右侧的N‑半导体漂移区7的上表面，所述栅极结构包括自下而上设置的介质层(3)、多晶硅(2)和阳极金属(1)，所述多晶硅(2)的下表面最底部低于所述沟槽结构的最顶部；所述阳极金属(1)设置在所述超势垒二极管器件的上表面。

【技术特征摘要】
1.一种超势垒二极管器件，其元胞结构包括自下而上依次设置的阴极金属(9)、N+半导体衬底(8)和N-半导体漂移区(7)，所述N-半导体漂移区(7)顶层左侧设置P型半导体基区(6)，所述P型半导体基区(6)顶层左侧从左自右依次并排设置紧密接触的P+半导体接触区(5)和N+半导体源区(4)，所述N+半导体源区(4)的深度不超过所述P+半导体接触区(5)的深度；其特征在于，所述N+半导体源区(4)的右侧上表面、所述N+半导体源区(4)右侧的P型半导体基区(6)的上表面和所述P型半导体基区(6)右侧的N-半导体漂移区(7)的上表面设置沟槽结构，所述沟槽结构下表面最底部的深度小于所述N+半导体源区(4)的深度；所述沟槽结构上设置栅极结构，所述栅极结构设置在包括所述沟槽结构的上表面和所述P型半导体基区6右侧的N-半导体漂移区7的上表面，所述栅极结构包括自下而上设置的介质层(3)、多晶硅(2)和阳极金属(1)，所述多晶硅(2)的下表面最底部低于所述沟槽结构的最顶部；所述阳极金属(1)设置在所述超势垒二极管器件的上表面。2.根据权利要求1所述的超势垒二极管器件，其特征在于，所述P型半导体基区(6)和N+半导体衬底(8)之间具有超结结构，所述超结结构包括交替排列的N柱和P柱。3.根据权...

【专利技术属性】
技术研发人员：张金平，邹华，王康，罗君轶，刘竞秀，李泽宏，张波，
申请(专利权)人：电子科技大学，
类型：发明
国别省市：四川,51