一种具有高稳定性和低静态功耗的SRAM存储单元电路制造技术

一种具有高稳定性和低静态功耗的SRAM存储单元电路，属于集成电路技术领域。本发明专利技术提出了一种10T结构的SRAM存储单元电路，结合基于该电路的读写方式，能够使得本发明专利技术具有高的读噪声容限和写裕度；由于本发明专利技术中只有一条位线，且本发明专利技术的结构中第一NMOS管和第三NMOS管堆叠成一个下拉通路，第二PMOS管和第四PMOS管堆叠成一个上拉通路，减小了本发明专利技术中的漏电流，从而减小了本发明专利技术的静态功耗；同时本发明专利技术能够解决半选问题，在用于位交错阵列结构时能够改善存储器软错误率问题。

A RAM Memory Cell Circuit with High Stability and Low Static Power Consumption

A RAM memory cell circuit with high stability and low static power consumption belongs to the field of integrated circuit technology. The present invention provides a 10T SRAM memory cell circuit, which combines the read-write mode based on the circuit, can make the present invention have high read noise tolerance and write margin; since there is only one bit line in the present invention, and the first NMOS tube and the third NMOS tube in the structure of the present invention stack into a pull-down path, and the second PMOS tube. A pull-up path is stacked with the fourth PMOS transistor to reduce the leakage current in the invention, thereby reducing the static power consumption of the invention, and the invention can solve the problem of semi-selection and improve the soft error rate of the memory when used in the bit staggered array structure.

【技术实现步骤摘要】
一种具有高稳定性和低静态功耗的SRAM存储单元电路
本专利技术涉及集成电路
，特别涉及一种具有高稳定性和低静态功耗的SRAM存储单元电路。
技术介绍
降低电源电压可以明显减小电路的功耗，特别是对SRAM(StaticRandom-AccessMemory，静态随机存取存储器)这样具有高密度集成的电路。然而，随着电源电压的降低，存储单元受工艺波动的影响更为显著，结果使得存储单元的读写稳定性降低甚至发生错误，这对存储单元的设计有了更高的要求。同时随着工艺尺寸的不断缩减和存储容量的增加，存储器的软错误率变得越来越高。利用传统的纠错编码技术只能解决单比特位的软错误率，而随着工艺节点进入纳米级以后，多比特位的软错误率会呈指数增加，为了解决此问题，位交错阵列结构得到了应用。然而位交错结构的使用会产生半选问题，半选问题会降低半选单元的稳定性，甚至破坏存储器原有的存储状态。另外，静态功耗在SRAM设计中具有重要的地位，因为在SRAM电路工作时，大多数SRAM存储单元处于保持状态，只有少数SRAM存储单元处于读写状态，所以设计一个低静态功耗的SRAM存储单元，对减少整体的SRAM电路具有重要意义。目前SRAM存储单元的主流单元结构为6T结构，如图1所示为传统的6TSRAM存储单元的电路结构示意图，为了使6T结构的SRAM存储单元具有更高的稳定性，可以优化管子的尺寸，但是优化后的6T结构的SRAM存储单元的管子的读写能力提高有限，并且由于存在要写入的数据与已保存的数据值之间的竞争关系，写操作在低压下时容易失败；另外传统的6T结构的SRAM存储单元用于位交错结构中会导致读和写半选问题。
技术实现思路
针对上述传统SRAM存储单元在静态功耗、读写稳定性等方面的不足，以及应用在位交错阵列时存在的半选问题，本专利技术提出一种10T结构的SRAM存储单元，具有较高的读稳定性和写裕度性，可以用于位交错结构中改善软错误率，还具有低静态功耗的特点，能够用来减少整体电路的功耗。.本专利技术的技术方案为：一种具有高稳定性和低静态功耗的SRAM存储单元电路，包括第一NMOS管MN1、第二NMOS管MN2、第三NMOS管MN3、第四NMOS管MN4、第五NMOS管MN5、第六NMOS管MN6、第一PMOS管MP1、第二PMOS管MP2、第三PMOS管MP3和第四PMOS管MP4，第三NMOS管MN3的栅极连接第三PMOS管MP3的栅极、第四PMOS管MP4的源极、第二PMOS管MP2和第四NMOS管MN4的漏极，其漏极连接第二PMOS管MP2、第二NMOS管MN2和第四NMOS管MN4的栅极以及第一PMOS管MP1和第三PMOS管MP3的漏极，其源极连接第一NMOS管MN1的漏极；第四PMOS管MP4的栅极连接第一写字线WWLA，其漏极连接第二NMOS管MN2的漏极、第六NMOS管MN6的源极、第一NMOS管MN1和第一PMOS管MP1的栅极；第五NMOS管MN5的栅极连接第六NMOS管MN6的栅极并连接字线WL，其漏极连接第四NMOS管MN4的源极，其源极连接第二写字线WWLB；第二NMOS管MN2的源极连接控制信号线VVSS，第六NMOS管MN6的漏极连接位线BL；第一PMOS管MP1、第二PMOS管MP2和第三PMOS管MP3的源极连接电源电压VDD，第一NMOS管MN1的源极接地GND；所有NMOS管的体端均接地GND，所有PMOS管的体端均连接电源电压VDD。本专利技术的有益效果为：本专利技术提出了一种SRAM存储单元电路，结合基于该电路的读写方式，能够使得本专利技术具有高的读噪声容限和写裕度，同时本专利技术具有较低的静态功耗；本专利技术能够解决半选问题，在用于位交错阵列结构时能够改善存储器软错误率问题。附图说明图1为传统的6T结构的SRAM存储单元电路结构示意图。图2为本专利技术提出的一种具有高稳定性和低静态功耗的SRAM存储单元电路结构示意图。图3为本专利技术提出的一种具有高稳定性和低静态功耗的SRAM存储单元电路的工作原理波形图。图4为本专利技术提出的一种具有高稳定性和低静态功耗的SRAM存储单元电路用于位交错阵列结构时解决半选问题的示意图。图5为传统6T结构的SRAM存储单元和本专利技术提出的10T结构的SRAM存储单元电路在不同电源电压下保持噪声容限的对比示意图。图6为传统6T结构的SRAM存储单元和本专利技术提出的10T结构的SRAM存储单元电路在不同电源电压下写裕度对比示意图。图7为传统6T结构的SRAM存储单元和本专利技术提出的10T结构的SRAM存储单元电路在不同电源电压下读噪声容限对比示意图。图8为传统6T结构的SRAM存储单元和本专利技术提出的10T结构的SRAM存储单元电路在不同电源下静态功耗对比示意图。具体实施方式下面结合附图对本专利技术进行详细的描述。本专利技术提出的SRAM存储单元电路为10T结构，如图1所示，包括第一NMOS管MN1、第二NMOS管MN2、第三NMOS管MN3、第四NMOS管MN4、第五NMOS管MN5、第六NMOS管MN6、第一PMOS管MP1、第二PMOS管MP2、第三PMOS管MP3和第四PMOS管MP4，第三NMOS管MN3的栅极连接第三PMOS管MP3的栅极、第四PMOS管MP4的源极、第二PMOS管MP2和第四NMOS管MN4的漏极，其漏极连接第二PMOS管MP2、第二NMOS管MN2和第四NMOS管MN4的栅极以及第一PMOS管MP1和第三PMOS管MP3的漏极，其源极连接第一NMOS管MN1的漏极；第四PMOS管MP4的栅极连接第一写字线WWLA，其漏极连接第二NMOS管MN2的漏极、第六NMOS管MN6的源极、第一NMOS管MN1和第一PMOS管MP1的栅极；第五NMOS管MN5的栅极连接第六NMOS管MN6的栅极并连接字线WL，其漏极连接第四NMOS管MN4的源极，其源极连接第二写字线WWLB；第二NMOS管MN2的源极连接控制信号线VVSS，第六NMOS管MN6的漏极连接位线BL；第一PMOS管MP1、第二PMOS管MP2和第三PMOS管MP3的源极连接电源电压VDD，第一NMOS管MN1的源极接地GND；其中所有NMOS管的体端均接地GND，所有PMOS管的体端均连接电源电压VDD。图2中第一PMOS管MP1的漏极为第一存储点QB，第二PMOS管MP2的漏极为第二存储点Q，第二NMOS管的漏极为第三存储点SQ。下面结合图2、图3和图4具体说明本专利技术提供的10T结构的SRAM存储单元电路的工作原理：1、保持操作在存储单元电路保持数据期间，字线WL与第一写字线WWLA保持低电平，控制信号线VVSS保持低电平，此时第五NMOS管MN5和第六NMOS管MN6关闭，这样位线BL上信号的变化无法对第二存储点Q和第一存储点QB产生影响，由第三PMOS管MP3、第三NMOS管MN3、第二PMOS管MP2、第四NMOS管MN4、第一PMOS管MP1和第一NMOS管MN1可以正常锁存数据，使得数据稳定保存。图5为传统6T结构的SRAM存储单元和本专利技术提出的10T结构的SRAM存储单元电路在不同电源电压下的保持噪声容限对比图，可以看出二者几乎是重合的，说明它们有几乎相等的保持噪声容限。2、写操作假如原先第二存储点Q为高电平，在写低电平“本文档来自技高网...

【技术保护点】
1.一种具有高稳定性和低静态功耗的SRAM存储单元电路，其特征在于，包括第一NMOS管(MN1)、第二NMOS管(MN2)、第三NMOS管(MN3)、第四NMOS管(MN4)、第五NMOS管(MN5)、第六NMOS管(MN6)、第一PMOS管(MP1)、第二PMOS管(MP2)、第三PMOS管(MP3)和第四PMOS管(MP4)，第三NMOS管(MN3)的栅极连接第三PMOS管(MP3)的栅极、第四PMOS管(MP4)的源极、第二PMOS管(MP2)和第四NMOS管(MN4)的漏极，其漏极连接第二PMOS管(MP2)、第二NMOS管(MN2)和第四NMOS管(MN4)的栅极以及第一PMOS管(MP1)和第三PMOS管(MP3)的漏极，其源极连接第一NMOS管(MN1)的漏极；第四PMOS管(MP4)的栅极连接第一写字线(WWLA)，其漏极连接第二NMOS管(MN2)的漏极、第六NMOS管(MN6)的源极、第一NMOS管(MN1)和第一PMOS管(MP1)的栅极；第五NMOS管(MN5)的栅极连接第六NMOS管(MN6)的栅极并连接字线(WL)，其漏极连接第四NMOS管(MN4)的源极，其源极连接第二写字线(WWLB)；第二NMOS管(MN2)的源极连接控制信号线(VVSS)，第六NMOS管(MN6)的漏极连接位线(BL)；第一PMOS管(MP1)、第二PMOS管(MP2)和第三PMOS管(MP3)的源极连接电源电压(VDD)，第一NMOS管(MN1)的源极接地(GND)；所有NMOS管的体端均接地(GND)，所有PMOS管的体端均连接电源电压(VDD)。...

【技术特征摘要】
1.一种具有高稳定性和低静态功耗的SRAM存储单元电路，其特征在于，包括第一NMOS管(MN1)、第二NMOS管(MN2)、第三NMOS管(MN3)、第四NMOS管(MN4)、第五NMOS管(MN5)、第六NMOS管(MN6)、第一PMOS管(MP1)、第二PMOS管(MP2)、第三PMOS管(MP3)和第四PMOS管(MP4)，第三NMOS管(MN3)的栅极连接第三PMOS管(MP3)的栅极、第四PMOS管(MP4)的源极、第二PMOS管(MP2)和第四NMOS管(MN4)的漏极，其漏极连接第二PMOS管(MP2)、第二NMOS管(MN2)和第四NMOS管(MN4)的栅极以及第一PMOS管(MP1)和第三PMOS管(MP3)的漏极，其源极连接第一NMOS管(MN1)的漏极；第四...

【专利技术属性】
技术研发人员：贺雅娟，张九柏，吴晓清，张波，
申请(专利权)人：电子科技大学，
类型：发明
国别省市：四川,51