栅极驱动电路及其驱动方法、显示装置制造方法及图纸

本发明专利技术提供一种栅极驱动电路，包括多个级联的栅极驱动单元，栅极驱动单元包括移位寄存器，相邻两级栅极驱动单元中，上一级移位寄存器的输出端与下一级移位寄存器的输入端相连；移位寄存器的上拉节点处于有效电位时，移位寄存器的时钟信号端和输出端导通，栅极驱动单元还包括回扫控制模块，与回扫控制端和移位寄存器的输出端相连，用于在回扫控制端接收到有效信号且移位寄存器的输出端输出有效信号时，输出有效信号；连续的m级栅极驱动单元中，最后一级回扫控制模块的输出端与第一级移位寄存器的上拉节点相连；m为大于1且小于栅极驱动单元总数的整数。本发明专利技术还提供一种栅极驱动电路的驱动方法和显示装置。本发明专利技术的栅极驱动电路能够实现回扫。

Gate Driving Circuit, Driving Method and Display Device

The invention provides a gate driving circuit, which comprises a plurality of cascaded gate driving units. The gate driving unit includes a shift register. In two adjacent gate driving units, the output end of the upper shift register is connected with the input end of the next shift register; when the pull-up node of the shift register is at an effective potential, the output end of the upper shift register is connected with the input end of the next shift register. The clock signal terminal and output terminal of the shift register are turned on, and the gate drive unit also includes a sweep control module, which is connected with the sweep control terminal and the output terminal of the shift register to output the effective signal when the effective signal is received at the sweep control terminal and the output terminal of the shift register outputs the effective signal; a continuous M-level gate In the pole drive unit, the output terminal of the last stage sweep control module is connected with the pull-up node of the first shift register; m is an integer greater than 1 and less than the total number of gate drive units. The invention also provides a driving method and a display device of a gate driving circuit. The grid drive circuit of the invention can realize backsweep.

【技术实现步骤摘要】
栅极驱动电路及其驱动方法、显示装置
本专利技术涉及显示
，具体涉及一种栅极驱动电路及其驱动方法、显示装置。
技术介绍
阵列基板行驱动(GateDriverOnArray，简称GOA)是一种将栅极驱动电路集成于阵列基板上的技术，栅极驱动电路包括多个移位寄存器，每个移位寄存器对应一行栅线。在进行画面显示时，多个移位寄存器依次输出扫描信号，从而对多行像素进行依次扫描。现有的栅极驱动电路只能顺次扫描，无法实现回扫，即，从第1行扫描到第n行后，返回第n行之前的第m行，并从第m行开始依次向后扫描。目前的内嵌式触控显示装置为了解决一些显示问题而采用的一种工作模式为：先依次为前n行(1≤n<N，n为整数，N为像素的总行数)像素提供扫描信号；之后，为触控驱动电极提供触控扫描信号，以进行触控；然后从第n-2行像素开始，依次向后扫描。但目前的栅极驱动电路则适用于这种工作模式。
技术实现思路
本专利技术旨在至少解决现有技术中存在的技术问题之一，提出了一种栅极驱动电路及其驱动方法、显示装置，以使栅极驱动单元能够实现回扫。为了实现上述目的，本专利技术提供一种栅极驱动电路，包括多个级联的栅极驱动单元，所述栅极驱动单元包括移位寄存器，相邻两级栅极驱动单元中，上一级栅极驱动单元中移位寄存器的输出端与下一级栅极驱动单元中移位寄存器的输入端相连；所述移位寄存器的上拉节点处于有效电位时，所述移位寄存器的时钟信号端和输出端导通，所述栅极驱动单元还包括回扫控制模块，所述回扫控制模块与回扫控制端和所述移位寄存器的输出端相连，用于在所述回扫控制端接收到有效信号且所述移位寄存器的输出端输出有效信号时，输出有效信号；连续的m级栅极驱动单元中，最后一级栅极驱动单元中回扫控制模块的输出端与第一级栅极驱动单元中移位寄存器的上拉节点相连；m为大于1且小于栅极驱动单元总数的整数。优选地，所述回扫控制模块包括：第一晶体管，其栅极与所述回扫控制端相连，第一极与所述移位寄存器的输出端相连；第二晶体管，所述第二晶体管的栅极和第二极均与所述第一晶体管的第二极相连，所述第二晶体管的第一极与所述移位寄存器的输出端相连；第三晶体管，所述第三晶体管的栅极与所述移位寄存器的输出端相连，所述第三晶体管的第一极与所述回扫控制模块的输出端相连，所述第三晶体管的第二极与所述第一晶体管的第二极相连。优选地，所述第一晶体管、所述第二晶体管和所述第三晶体管均为N型晶体管，所述有效信号为高电平信号。优选地，m＝3。优选地，所述移位寄存器包括：输入模块，与所述移位寄存器的输入端和上拉节点相连，用于在所述移位寄存器输入端接收到有效信号时为所述上拉节点充电；上拉模块，与时钟信号端、所述移位寄存器的输出端和所述上拉节点相连，用于在所述上拉节点达到有效电位时，将所述移位寄存器的输出端与所述时钟信号端导通；自举模块，其两端分别与所述上拉节点和所述移位寄存器的输出端相连，且所述自举模块的一端浮接时，所述自举模块两端之间的电压保持不变；复位模块，与复位端和所述上拉节点均相连，用于在所述复位端接收到有效信号时，对所述上拉节点进行复位；下拉控制模块，与所述上拉节点和下拉节点均相连，用于在所述上拉节点处于无效电位时，为所述下拉节点提供有效信号；下拉模块，与所述下拉节点、所述上拉节点、所述移位寄存器的输出端、无效信号端相连，用于在所述下拉节点接收到有效信号时，将所述上拉节点和所述移位寄存器的输出端均与所述无效信号端导通。优选地，所述移位寄存器还包括；初始化模块，所述初始化模块与帧起始信号端和所述下拉节点相连，用于在所述帧起始信号端接收到有效信号时为所述下拉节点提供有效信号。优选地，连续三级栅极驱动单元中，第三级栅极驱动单元的移位寄存器的输出端和第一级栅极驱动单元的移位寄存器的复位端相连。相应地，本专利技术还提供一种上述栅极驱动电路的驱动方法，所述驱动方法包括：在显示阶段，为每个栅极驱动单元的移位寄存器的时钟信号端提供时钟信号，其中，为每个时钟信号端提供的时钟信号中有效信号的占空比为1/(m+1)，且任意连续的m+1个栅极驱动单元的时钟信号端轮流接收到有效信号；并且，在最后一级受驱动的栅极驱动单元的移位寄存器的上拉子阶段之前，为各栅极驱动单元的回扫控制端提供无效信号；在最后一级受驱动的栅极驱动单元的移位寄存器的上拉子阶段，为各栅极驱动单元的回扫控制端提供有效信号；在触控阶段，为各栅极驱动单元的移位寄存器的时钟信号端提供无效信号。相应地，本专利技术还提供一种显示装置，包括上述栅极驱动电路和阵列基板，所述阵列基板包括多条栅线，所述栅线与所述栅极驱动单元的移位寄存器的输出端一一对应相连。优选地，所述显示装置还包括时序控制模块，所述时序控制模块用于在显示阶段中最后一级受驱动的栅极驱动单元的移位寄存器的上拉子阶段之前，为各栅极驱动单元的回扫控制端提供无效信号；在显示阶段中最后一级受驱动的栅极驱动单元的移位寄存器的上拉子阶段，为各栅极驱动单元的回扫控制端提供有效信号。附图说明附图是用来提供对本专利技术的进一步理解，并且构成说明书的一部分，与下面的具体实施方式一起用于解释本专利技术，但并不构成对本专利技术的限制。在附图中：图1是本专利技术实施例一提供的栅极驱动电路的整体结构示意图；图2是本专利技术实施例一中栅极驱动单元的模块结构示意图；图3是本专利技术实施例一提供的栅极驱动单元的具体结构示意图；图4是本专利技术实施例二中各栅极驱动单元的信号时序图。具体实施方式以下结合附图对本专利技术的具体实施方式进行详细说明。应当理解的是，此处所描述的具体实施方式仅用于说明和解释本专利技术，并不用于限制本专利技术。实施例一图1是本专利技术实施例一提供的栅极驱动电路的整体结构示意图，图2是本专利技术实施例一中栅极驱动单元的模块结构示意图，图3是本专利技术实施例一提供的栅极驱动单元的具体结构示意图。结合图1和图2所示，所述栅极驱动电路包括多个级联的栅极驱动单元(如图1中的GOA1、GOA2……)，栅极驱动单元包括移位寄存器10和回扫控制模块20。其中：相邻两级栅极驱动单元中，上一级栅极驱动单元中移位寄存器10的输出端OUT与下一级栅极驱动单元中移位寄存器OUT的输入端Input相连，移位寄存器10的上拉节点PU处于有效电位时，移位寄存器10的时钟信号端CLK和输出端OUT导通。移位寄存器10的工作过程为：在输入子阶段，其输入端Input接收到有效信号时，为上拉节点PU充电，以使上拉节点PU达到高电平；在上拉子阶段，时钟信号端CLK接收到高电平，而在上拉节点PU的控制下，输出端OUT与时钟信号端CLK导通，从而输出有效信号。因此，多个移位寄存器10级联后，上一级移位寄存器10输出有效信号时，则下一级移位寄存器10接收到有效信号，从而依次输出有效信号。回扫控制模块20与移位寄存器10的输出端OUT、回扫控制端SW相连；回扫控制模块20用于在回扫控制端SW接收到有效信号且移位寄存器10的输出端OUT输出有效信号时，输出有效信号。连续的m级栅极驱动单元中，最后一级栅极驱动单元中回扫控制模块20的输出端OUT_c与第一级栅极驱动单元中移位寄存器10的上拉节点PU相连(具体可以通过输入端口Input_c与上拉节点PU相连)；m为大于1且小于栅极驱动单元总数的整数。在本专利技术中，由于回归控制模块20的输出端OUT本文档来自技高网...

【技术保护点】
1.一种栅极驱动电路，包括多个级联的栅极驱动单元，所述栅极驱动单元包括移位寄存器，相邻两级栅极驱动单元中，上一级栅极驱动单元中移位寄存器的输出端与下一级栅极驱动单元中移位寄存器的输入端相连；所述移位寄存器的上拉节点处于有效电位时，所述移位寄存器的时钟信号端和输出端导通，其特征在于，所述栅极驱动单元还包括回扫控制模块，所述回扫控制模块与回扫控制端和所述移位寄存器的输出端相连，用于在所述回扫控制端接收到有效信号且所述移位寄存器的输出端输出有效信号时，输出有效信号；连续的m级栅极驱动单元中，最后一级栅极驱动单元中回扫控制模块的输出端与第一级栅极驱动单元中移位寄存器的上拉节点相连；m为大于1且小于栅极驱动单元总数的整数。

【技术特征摘要】
1.一种栅极驱动电路，包括多个级联的栅极驱动单元，所述栅极驱动单元包括移位寄存器，相邻两级栅极驱动单元中，上一级栅极驱动单元中移位寄存器的输出端与下一级栅极驱动单元中移位寄存器的输入端相连；所述移位寄存器的上拉节点处于有效电位时，所述移位寄存器的时钟信号端和输出端导通，其特征在于，所述栅极驱动单元还包括回扫控制模块，所述回扫控制模块与回扫控制端和所述移位寄存器的输出端相连，用于在所述回扫控制端接收到有效信号且所述移位寄存器的输出端输出有效信号时，输出有效信号；连续的m级栅极驱动单元中，最后一级栅极驱动单元中回扫控制模块的输出端与第一级栅极驱动单元中移位寄存器的上拉节点相连；m为大于1且小于栅极驱动单元总数的整数。2.根据权利要求1所述的栅极驱动电路，其特征在于，所述回扫控制模块包括：第一晶体管，其栅极与所述回扫控制端相连，第一极与所述移位寄存器的输出端相连；第二晶体管，所述第二晶体管的栅极和第二极均与所述第一晶体管的第二极相连，所述第二晶体管的第一极与所述移位寄存器的输出端相连；第三晶体管，所述第三晶体管的栅极与所述移位寄存器的输出端相连，所述第三晶体管的第一极与所述回扫控制模块的输出端相连，所述第三晶体管的第二极与所述第一晶体管的第二极相连。3.据权利要求2所述的栅极驱动电路，其特征在于，所述第一晶体管、所述第二晶体管和所述第三晶体管均为N型晶体管，所述有效信号为高电平信号。4.根据权利要求1至3中任意一项所述的栅极驱动电路，其特征在于，m＝3。5.根据权利要求1至3中任意一项所述的栅极驱动电路，其特征在于，所述移位寄存器包括：输入模块，与所述移位寄存器的输入端和上拉节点相连，用于在所述移位寄存器输入端接收到有效信号时为所述上拉节点充电；上拉模块，与时钟信号端、所述移位寄存器的输出端和所述上拉节点相连，用于在所述上拉节点达到有效电位时，将所述移位寄存器的输出端与所述时钟信号端导通；自举模块，其两端分别与所述上拉节点和所述移位寄存器的输出端相连，且所述自举模块的一端浮接时，所述自举模块两端之间的电压保持不变；复位模块，与复位端和所述上拉节点...

【专利技术属性】
技术研发人员：蒲巡，毕鑫，吴君辉，
申请(专利权)人：京东方科技集团股份有限公司，重庆京东方光电科技有限公司，
类型：发明
国别省市：北京,11