一种半导体存储器的晶体管结构及制作方法技术

本发明专利技术提供一种半导体存储器的晶体管结构及制作方法，该结构包括：具有有源区及沟渠绝缘结构的半导体衬底，有源区具有第一接触区与第二接触区，半导体衬底在预定列方向设有贯穿有源区与沟渠绝缘结构的沟槽，沟槽在有源区区段具有第一深度，在沟渠绝缘结构区段具有第二深度，第一深度不同于第二深度且不超过沟渠绝缘结构的深度；埋设于沟槽中的沟槽导线，沟槽包括位于有源区区段底部的微沟渠结构，微沟渠结构包括相对于有源区的区段底部再凹入的沟渠，再凹入沟渠在平行于沟槽长度延伸方向的截面为弯曲延伸，沟槽导线更填入再凹入沟渠以形成微鳍部栅极结构，微鳍部栅极结构与沟槽导线的主体为一体连接。本发明专利技术可增加传输通道宽度，提升器件性能。

Transistor structure and manufacturing method of semiconductor memory

The invention provides a transistor structure and a fabrication method of a semiconductor memory, which comprises a semiconductor substrate having an active region and a channel insulation structure, an active region having a first contact region and a second contact region, and a semiconductor substrate having a groove penetrating the active region and a channel insulation structure in a predetermined column direction. The active section has the first depth, the second depth in the channel insulation section, the first depth is different from the second depth and does not exceed the depth of the channel insulation structure; the trench conductor embedded in the trench includes the micro-trench structure located at the bottom of the active section, and the micro-trench structure includes the micro-trench structure relative to the active section. The section parallel to the length of the trench is curved extension, and the trench conductor is filled into the trench to form a micro-fin grid structure. The micro-fin grid structure is connected with the main body of the trench conductor. The invention can increase the width of the transmission channel and improve the performance of the device.

【技术实现步骤摘要】
一种半导体存储器的晶体管结构及制作方法
本专利技术涉及集成电路
，特别是涉及一种半导体存储器的晶体管结构及制作方法。
技术介绍
随着器件特征尺寸的不断缩小，短沟道效应、亚阈值电流大和栅漏电等问题使传统的平面型场效应晶体管结构已经难以满足对器件性能的需求。多面栅半导体器件作为常规平面器件的替代得到了广泛的应用。鳍式场效应晶体管(FinFET)是一种典型的多面栅半导体器件，通常包括立体地设置于衬底上的一个或多个鳍部，各鳍部之间设有隔离结构，栅极结构横跨于鳍部上，覆盖一段鳍部的顶面和侧壁，源极和漏极分别位于栅极结构两侧未被栅极结构覆盖的鳍部内，被栅极结构覆盖的一段鳍部即为沟道区域。这种立体式的晶体管结构增加了栅极结构与沟道区域的接触面积，栅极结构与鳍部相接触的顶面和侧壁都成为了沟道，这有利于增大驱动电流，改善器件性能。专利公开号为CN104733312A的一篇专利文献公开了一种鳍式场效应晶体管的形成方法，所述形成方法包括：提供半导体衬底，所述半导体衬底具有NMOS区域和PMOS区域，PMOS区域上形成有第一鳍部，NMOS区域上形成有第二鳍部；在半导体衬底上形成第一介质层，所述第一介质层的表面低于第一鳍部和第二鳍部的顶部表面；在第一介质层表面形成横跨所述第一鳍部和第二鳍部的栅极结构；去除位于栅极结构两侧的第一鳍部，在PMOS区域上形成第一凹槽；在所述第一凹槽内沉积第一半导体层，使第一半导体层的表面高于第一介质层表面；采用流动性化学气相沉积工艺在所述第一介质层上形成第二介质层；去除第二鳍部顶部的部分第二介质层，暴露出第二鳍部的表面；在第二鳍部表面形成第二半导体层。然而，随着器件尺寸的进一步缩小，现有鳍式场效应晶体管的器件性能难以满足更高的要求，如何改良晶体管结构进一步提高器件性能仍然是目前亟待解决的技术难题。
技术实现思路
鉴于以上所述现有技术，本专利技术的目的在于提供一种半导体存储器的晶体管结构及制作方法，用于改善存储器中场效应晶体管的器件性能。为实现上述目的及其他相关目的，本专利技术提供一种半导体存储器的晶体管结构，包括：半导体衬底，具有复数个有源区及隔离所述有源区的沟渠绝缘结构，每一有源区具有在所述半导体衬底上的第一接触区(具体为位于所述有源区中间的位线接触区)与第二接触区(具体为位于所述有源区两端的电容接点接触区)，所述半导体衬底在预定列方向设有复数个沟槽，贯穿在预定列方向上的所述有源区与所述沟渠绝缘结构，以分离所述有源区的所述第一接触区与所述第二接触区，其中所述沟槽在所述有源区的区段具有第一深度，所述沟槽在所述沟渠绝缘结构的区段具有第二深度，所述第一深度不相同于所述第二深度且不超过所述沟渠绝缘结构的第三深度；及复数个沟槽导线(具体为字线)，埋设于所述沟槽中，其中所述沟槽还包括位于所述有源区的区段底部的微沟渠结构，所述微沟渠结构包括相对于所述有源区的区段底部再凹入的再凹入沟渠，所述再凹入沟渠在平行于所述沟槽长度延伸方向的截面为弯曲延伸，所述沟槽导线更填入所述微沟渠结构的所述再凹入沟渠，以形成朝向所述半导体衬底内部的微鳍部栅极结构，并且所述微鳍部栅极结构与所述沟槽导线的主体为一体连接。可选地，所述微沟渠结构包括平行于所述沟槽长度延伸方向的复数个并排的再凹入沟渠，且所述再凹入沟渠的朝向相同。可选地，所述再凹入沟渠在平行于所述沟槽长度延伸方向的截面形状包括中间下凹的弧形弯曲。可选地，所述再凹入沟渠在平行于所述沟槽长度延伸方向的截面形状包括V形弯曲。可选地，所述再凹入沟渠在平行于所述沟槽长度延伸方向的截面形状包括倒V形弯曲。可选地，所述再凹入沟渠的最大深度不大于所述第二深度和所述第一深度的深度差，所述再凹入沟渠的最大宽度相对于所述沟槽的宽度的比值不小于0.1。可选地，所述再凹入沟渠的最大深度介于2nm～20nm之间，所述再凹入沟渠的最大宽度介于1nm～10nm之间。可选地，所述有源区的区段底部相对于所述沟槽的侧壁为刻蚀粗糙面。可选地，所述沟槽导线表面覆盖有绝缘层，所述沟槽导线与所述微鳍部栅极结构包括栅介质层和位于所述栅介质层上的栅电极层，所述微沟渠结构的所述再凹入沟渠的最大深度和最大宽度皆大于所述栅介质层的形成厚度且小于所述绝缘层的覆盖厚度。可选地，所述第二深度大于所述第一深度，用于增加所述沟槽导线在所述沟渠绝缘结构中的结构强度。为实现上述目的及其他相关目的，本专利技术还提供一种半导体存储器的晶体管结构的制作方法，包括如下步骤：提供一半导体衬底，并在所述半导体衬底表面形成复数个有源区及隔离所述有源区的沟渠绝缘结构，每一有源区具有在所述半导体衬底上的第一接触区与第二接触区；在所述半导体衬底上在预定列方向形成复数个沟槽，贯穿在预定列方向上的所述有源区与所述沟渠绝缘结构，以分离所述有源区的所述第一接触区与所述第二接触区，其中所述沟槽在所述有源区的区段具有第一深度，所述沟槽在所述沟渠绝缘结构的区段具有第二深度，所述第一深度不相同于所述第二深度且不超过所述沟渠绝缘结构的第三深度，并且在形成所述沟槽的过程中包括：再凹入所述沟槽，使所述沟槽还包括位于所述有源区的区段底部的微沟渠结构，所述微沟渠结构包括相对于所述有源区的区段底部再凹入的再凹入沟渠，所述再凹入沟渠在平行于所述沟槽长度延伸方向的截面为弯曲延伸；及形成复数个沟槽导线，埋设于所述沟槽中，所述沟槽导线更填入所述微沟渠结构的所述再凹入沟渠，以形成朝向所述半导体衬底内部的微鳍部栅极结构，并且所述微鳍部栅极结构与所述沟槽导线的主体为一体连接。可选地，所述微沟渠结构包括平行于所述沟槽长度延伸方向的复数个并排的再凹入沟渠，且所述再凹入沟渠的朝向相同。可选地，所述再凹入沟渠在平行于所述沟槽长度延伸方向的截面形状包括中间下凹的弧形弯曲。可选地，所述再凹入沟渠在平行于所述沟槽长度延伸方向的截面形状包括V形弯曲。可选地，所述再凹入沟渠在平行于所述沟槽长度延伸方向的截面形状包括倒V形弯曲。可选地，所述再凹入沟渠的最大深度不大于所述第二深度和所述第一深度的深度差，所述再凹入沟渠的最大宽度相对于所述沟槽的宽度的比值不小于0.1。可选地，所述再凹入沟渠的最大深度介于2nm～20nm之间，所述再凹入沟渠的最大宽度介于1nm～10nm之间。可选地，所述有源区的区段底部相对于所述沟槽的侧壁为刻蚀粗糙面。可选地，在所述有源区上形成硬掩膜层，然后在所述硬掩膜层上形成图形化光阻层以定义所述沟槽在所述有源区的区段位置，并沿所述图形化光阻层向下刻蚀以形成所述沟槽在所述有源区的区段。可选地，采用干法刻蚀或湿法刻蚀在所述有源区的区段底部形成所述微沟渠结构。可选地，先保留所述沟渠绝缘结构，形成所述微沟渠结构后，再移除所述沟槽在所述沟渠绝缘结构的区段以形成完整的所述沟槽。可选地，形成所述微沟渠结构时，先刻蚀出所述沟槽在所述有源区的区段的侧壁，再在所述侧壁及邻接所述侧壁的所述沟渠绝缘结构上形成刻蚀阻挡层，露出所述沟槽在所述有源区的区段的底部，然后刻蚀处理所述底部，形成所述微沟渠结构，随后去除所述刻蚀阻挡层。可选地，先移除所述沟槽在所述沟渠绝缘结构的区段，再形成所述微沟渠结构。可选地，在所述沟槽导线表面形成绝缘层，并在形成所述沟槽导线与所述微鳍部栅极结构时，先形成栅介质层，再在所述栅介质层上形成栅电极层，所述微沟渠结构的所本文档来自技高网...

【技术保护点】
1.一种半导体存储器的晶体管结构，其特征在于，包括：半导体衬底，具有复数个有源区及隔离所述有源区的沟渠绝缘结构，每一有源区具有在所述半导体衬底上的第一接触区与第二接触区，所述半导体衬底在预定列方向设有复数个沟槽，贯穿在预定列方向上的所述有源区与所述沟渠绝缘结构，以分离所述有源区的所述第一接触区与所述第二接触区，其中所述沟槽在所述有源区的区段具有第一深度，所述沟槽在所述沟渠绝缘结构的区段具有第二深度，所述第一深度不相同于所述第二深度且不超过所述沟渠绝缘结构的第三深度；及复数个沟槽导线，埋设于所述沟槽中，其中所述沟槽还包括位于所述有源区的区段底部的微沟渠结构，所述微沟渠结构包括相对于所述有源区的区段底部再凹入的再凹入沟渠，所述再凹入沟渠在平行于所述沟槽长度延伸方向的截面为弯曲延伸，所述沟槽导线更填入所述微沟渠结构的所述再凹入沟渠，以形成朝向所述半导体衬底内部的微鳍部栅极结构，并且所述微鳍部栅极结构与所述沟槽导线的主体为一体连接。

【技术特征摘要】
2017.08.10 CN 20171068207181.一种半导体存储器的晶体管结构，其特征在于，包括：半导体衬底，具有复数个有源区及隔离所述有源区的沟渠绝缘结构，每一有源区具有在所述半导体衬底上的第一接触区与第二接触区，所述半导体衬底在预定列方向设有复数个沟槽，贯穿在预定列方向上的所述有源区与所述沟渠绝缘结构，以分离所述有源区的所述第一接触区与所述第二接触区，其中所述沟槽在所述有源区的区段具有第一深度，所述沟槽在所述沟渠绝缘结构的区段具有第二深度，所述第一深度不相同于所述第二深度且不超过所述沟渠绝缘结构的第三深度；及复数个沟槽导线，埋设于所述沟槽中，其中所述沟槽还包括位于所述有源区的区段底部的微沟渠结构，所述微沟渠结构包括相对于所述有源区的区段底部再凹入的再凹入沟渠，所述再凹入沟渠在平行于所述沟槽长度延伸方向的截面为弯曲延伸，所述沟槽导线更填入所述微沟渠结构的所述再凹入沟渠，以形成朝向所述半导体衬底内部的微鳍部栅极结构，并且所述微鳍部栅极结构与所述沟槽导线的主体为一体连接。2.根据权利要求1所述的半导体存储器的晶体管结构，其特征在于：所述微沟渠结构包括平行于所述沟槽长度延伸方向的复数个并排的再凹入沟渠，且所述再凹入沟渠的朝向相同。3.根据权利要求1所述的半导体存储器的晶体管结构，其特征在于：所述再凹入沟渠在平行于所述沟槽长度延伸方向的截面形状包括中间下凹的弧形弯曲。4.根据权利要求1所述的半导体存储器的晶体管结构，其特征在于：所述再凹入沟渠在平行于所述沟槽长度延伸方向的截面形状包括V形弯曲。5.根据权利要求1所述的半导体存储器的晶体管结构，其特征在于：所述再凹入沟渠在平行于所述沟槽长度延伸方向的截面形状包括倒V形弯曲。6.根据权利要求1所述的半导体存储器的晶体管结构，其特征在于：所述再凹入沟渠的最大深度不大于所述第二深度和所述第一深度的深度差，所述再凹入沟渠的最大宽度相对于所述沟槽的宽度的比值不小于0.1。7.根据权利要求6所述的半导体存储器的晶体管结构，其特征在于：所述再凹入沟渠的最大深度介于2nm～20nm之间，所述再凹入沟渠的最大宽度介于1nm～10nm之间。8.根据权利要求1所述的半导体存储器的晶体管结构，其特征在于：所述有源区的区段底部相对于所述沟槽的侧壁为刻蚀粗糙面。9.根据权利要求1所述的半导体存储器的晶体管结构，其特征在于：所述沟槽导线表面覆盖有绝缘层，所述沟槽导线与所述微鳍部栅极结构包括栅介质层和位于所述栅介质层上的栅电极层，所述微沟渠结构的所述再凹入沟渠的最大深度和最大宽度皆大于所述栅介质层的形成厚度且小于所述绝缘层的覆盖厚度。10.根据权利要求1至9任一项所述的半导体存储器的晶体管结构，其特征在于：所述第二深度大于所述第一深度，用于增加所述沟槽导线在所述沟渠绝缘结构中的结构强度。11.一种半导体存储器的晶体管结构的制作方法，其特征在于，所述方法包括以下步骤：提供一半导体衬底，并在所述半导体衬底表面形成复数个有源区及隔离所述有源区的沟渠绝缘结构，每一有源区具有在所述半导体衬底上的第一接触区与第二接触区；在所述半导体衬底上在预定列方向形成复数个沟槽，贯穿在预定列方向上的所述有源区与所述沟渠绝缘结构，以分离所述有源区的所述第一接触区与所述第二接触区，其中所述沟槽在所述有源区的区段具有第一深度，所述沟槽在所述沟渠绝缘结构的区段具有第二深度，所述第一深度不相同于所述第二深度且不超过所述沟渠绝缘结构的第三深度，并且在形成所述沟槽的过程中包括：再凹入所述沟槽...

【专利技术属性】
技术研发人员：不公告发明人，
申请(专利权)人：长鑫存储技术有限公司，
类型：发明
国别省市：安徽,34