用于减小电容和电阻的晶体管栅极沟槽工程制造技术

公开了用于晶体管栅极沟槽工程的技术以减小电容和电阻。可以在晶体管栅极的任一侧上形成侧壁间隔体，有时称为栅极间隔体或更一般的间隔体，以帮助降低栅极‑源极/漏极电容。这样的间隔体可以在从间隔体之间去除虚设栅极材料之后界定栅极沟槽，以在例如替换栅极工艺期间形成栅极沟槽区域。在一些情况下，为了减小栅极沟槽区内部的电阻，可以进行蚀刻以形成多层栅极或栅极电极，其中该多层栅极包括第一金属和第一金属上方的第二金属，其中第二金属包括比第一金属更低的电阻率性质。在一些情况下，为了减小晶体管栅极沟槽内部的电容，可以执行技术以在栅极沟槽侧壁上形成低k电介质材料。

【技术实现步骤摘要】
【国外来华专利技术】用于减小电容和电阻的晶体管栅极沟槽工程
技术介绍
半导体器件是利用半导体材料的电子性质的电子部件，仅举几例，半导体材料例如是硅(Si)、锗(Ge)、硅锗(SiGe)、锗锡(GeSn)、砷化镓(GaAs)和砷化铟镓(InGaAs)。场效应晶体管(FET)是包括三个端子：栅极、源极和漏极的一种半导体器件。FET使用由栅极施加的电场以控制沟道的电导率，载流子(例如，电子或空穴)通过沟道从源极流到漏极。一些FET具有第四端子(被称为主体或衬底)，其可以用于对晶体管进行偏置。金属氧化物半导体FET(MOSFET)被配置有栅极和晶体管主体之间的绝缘体，并且MOSFET通常用于放大或切换电子信号。在一些情况下，MOSFET包括位于栅极的任一侧上的侧壁间隔体(或所谓的栅极间隔体)，其能够帮助确定沟道长度并能够帮助例如替换栅极工艺。互补MOS(CMOS)结构典型地使用p型MOSFET(p-MOS)和n型MOSFET(n-MOS)的组合来实施逻辑门和其它数字电路。鳍式FET是围绕半导体材料的薄带(通常被称为鳍状物)构建的晶体管。该晶体管包括标准FET节点，包括栅极、栅极电介质、源极区和漏极区。器件的导电沟道存在于鳍状物的与栅极电介质相邻的外部部分上。具体地，电流沿鳍状物的两个侧壁/在两个侧壁内(垂直于衬底表面的侧)以及沿鳍状物的顶部(平行于衬底表面的侧)延伸。因为这样的配置的导电沟道实质上沿着鳍状物的三个不同外部平面区域而存在，所以这样的鳍式FET设计有时被称为三栅极晶体管。三栅极晶体管是非平面晶体管配置的一个示例，并且其它类型的非平面配置也是可用的，例如所谓的双栅极晶体管配置，其中导电沟道原则上仅沿鳍状物的两个侧壁(而不沿鳍状物的顶部)存在。另一种非平面晶体管配置是栅极全环绕配置，其类似于基于鳍状物的晶体管被配置，但并非栅极在三个部分(从而，有三个有效栅极)上的鳍状物沟道区，而是使用一个或多个纳米线(或纳米带)，并且栅极材料通常围绕每条纳米线。附图说明图1A-F示出了根据本公开的一些实施例的示例性集成电路结构，该结构是从被配置为形成包括栅极沟槽工程以减小电阻的方法获得的。要注意，图1A-F中提供的图示沿着与栅极正交的方向，例示了例如使用电子显微镜可以获得的截面图。图2A-D示出了根据本公开的一些实施例的示例性集成电路结构，该结构是从被配置为形成包括栅极沟槽工程以减小电容的方法获得的。要注意，图2A-D中提供的图示沿着与栅极正交的方向，例示了例如使用电子显微镜可以获得的截面图。图3A-D示出了根据本公开的一些实施例的示例性集成电路结构，该结构是从被配置为形成包括栅极沟槽工程以减小电阻和电容的方法获得的。要注意，图3A-D中提供的图示沿着与栅极正交的方向，例示了例如使用电子显微镜可以获得的截面图。图4示出了根据本公开的一些实施例的包括多个尺度标识符的图3D的示例性集成电路结构。图5A-D示出了根据本公开的一些实施例的图4的示例性集成电路结构中指示的正方形部分A-A的示例性放大图。图6示出了根据本公开一些实施例的包括栅极沟槽工程以减小电阻和电容的示例性非平面晶体管架构。图7示出了根据一些实施例的利用使用本文所公开的技术形成的集成电路结构或器件来实施的计算系统。通过结合本文描述的附图阅读以下具体实施方式，将更好地理解这些实施例的这些和其它特征。在附图中，在各图中示出的每个相同或接近相同的部件都可以由相似附图标记表示。为了清晰起见，每幅图中可以并非标记每个部件。此外，将要认识到，附图未必是按比例绘制的或意在将所述实施例限制到图示的具体配置。例如，尽管一些图一般性指出了直线、直角和平滑表面，但所公开技术的实际实现可以具有不那么完美的直线和直角，给定制造工艺的现实局限，一些特征可以具有表面拓扑或因其它原因而不平滑。简而言之，提供附图仅仅是为了展示示例性结构。具体实施方式在制造半导体晶体管中存在众多并非无关紧要的挑战，尤其是在行业尝试跟上摩尔定律的步伐时。例如，晶体管栅极沟槽内部的电阻和电容问题带来了挑战，尤其是在栅极沟槽缩放持续时。与这样的栅极沟槽电阻和电容相关的挑战可能会不利地影响晶体管性能。按照本公开将要认识到，可以使用栅极沟槽工程解决这样的挑战，以保持晶体管器件的高性能，例如，对于CMOS器件而言，尤其是晶体管器件(及其特征)持续减小尺寸时。于是，本文为晶体管栅极沟槽工程提供了技术以减小电容和电阻。可以在晶体管栅极的任一侧上形成侧壁间隔体，有时称为栅极间隔体或更一般的间隔体，以帮助消除或降低栅极-源极和栅极-漏极的泄露电流。这样的间隔体也可以用于在从间隔体之间去除虚设栅极材料之后界定栅极沟槽，以形成栅极沟槽区域。在本公开的一些实施例中，为了减小栅极沟槽区域内部的电阻，可以执行本文提供的技术以在间隔体之间形成多层栅极或栅极电极。多层栅极包括第一金属和第一金属上方的第二金属，其中第二金属包括比第一金属更低的电阻率性质。在一些实施例中，为了减小晶体管栅极沟槽内部的电容，可以执行本文提供的技术以在间隔体之间的栅极沟槽侧壁上形成低k电介质材料。在一些实施例中，为了减小间隔体之间晶体管栅极沟槽内部的电阻和电容两者，可以执行本文提供的技术，既形成包括第一金属和包括比第一金属电阻率更低的第二金属的多层栅极，又在栅极沟槽侧壁上形成低k电介质材料。在一些实施例中，可以使用一个或多个定向蚀刻工艺实现该技术，以部分去除栅极沟槽位置处的材料，考虑本公开将明了这一点。在一些这样的实施例中，定向蚀刻工艺可以导致倾斜或斜面材料界面轮廓，如本文更详细所述那样。此外，在一些实施例中，定向蚀刻工艺可以从栅极沟槽区域的侧壁去除具有较高电阻率的栅极金属材料，从而能够用具有较低电阻率的栅极金属材料替换先前被占据的区域，由此降低栅极沟槽位置处的总体电阻。使用工具可以检测到本文提供的技术和结构的使用，举几个适当的示例分析工具，例如：电子显微镜，包括扫描/透射电子显微镜(SEM/TEM)、扫描透射电子显微镜(STEM)，以及反射电子显微镜(REM)；组分映射；x射线晶体学或衍射(XRD)；二次离子质谱(SIMS)；飞行时间SIMS(ToF-SEVIS)；原子探针成像或层析成像；本地电极原子探针(LEAP)技术；3D层析成像；或高分辨率物理或化学分析。具体而言，在一些实施例中，这样的工具可以表示具有如本文所述配置的栅极结构的集成电路或晶体管器件。例如，在一些实施例中，这样的结构可以包括多层栅极，多层栅极包括第一栅极金属和第一栅极金属上方的第二栅极金属，第二栅极金属具有比第一栅极金属更低的电阻率。在一些这样的实施例中，两种金属之间的电阻率差异可以是例如至少2、5、10、15、20、25、30、35、40、50、60、70、80、90或100nΩm(在20℃下)，或某个其它更适当的阈值差异，如考虑本公开将认识到的那样。在一些实施例中，如前所述，由于所使用的定向蚀刻工艺，栅极沟槽区域中形成的材料特征的一个或多个可以具有轮廓修改。在一些这样的实施例中，界面轮廓修改存在于不同材料特征之间的界面处，并可以在晶体管结构中采用这样的成像/分析技术来检测，如本文将更详细所述。在一些实施例中，例如，可以通过测量所实现的益处来检测本文提供的各种栅极结构，益处例如是栅极沟槽区域中电阻和/或本文档来自技高网...

【技术保护点】
1.一种晶体管，包括：栅极叠置体，其包括栅极电介质和金属栅极，所述栅极电介质包括高k电介质材料，所述金属栅极包括具有第一电阻率的第一金属层和具有小于所述第一电阻率的第二电阻率的第二金属层，其中，所述第二金属层位于所述第一金属层上方；间隔体，其与所述栅极叠置体的两侧相邻，其中，所述第一金属层不在所述间隔体中的任一个和所述第二金属层之间；沟道区，其位于所述栅极叠置体下方，其中，所述栅极电介质位于所述沟道区和所述金属栅极之间；以及源极和漏极(S/D)区，其与所述沟道区相邻。

【技术特征摘要】
【国外来华专利技术】1.一种晶体管，包括：栅极叠置体，其包括栅极电介质和金属栅极，所述栅极电介质包括高k电介质材料，所述金属栅极包括具有第一电阻率的第一金属层和具有小于所述第一电阻率的第二电阻率的第二金属层，其中，所述第二金属层位于所述第一金属层上方；间隔体，其与所述栅极叠置体的两侧相邻，其中，所述第一金属层不在所述间隔体中的任一个和所述第二金属层之间；沟道区，其位于所述栅极叠置体下方，其中，所述栅极电介质位于所述沟道区和所述金属栅极之间；以及源极和漏极(S/D)区，其与所述沟道区相邻。2.根据权利要求1所述的晶体管，其中，所述高k电介质材料也在所述间隔体中的至少一个间隔体和所述金属栅极之间，并且其中，所述高k电介质材料的最接近所述至少一个间隔体的侧比所述高k电介质材料的最接近所述金属栅极的侧更高。3.根据权利要求2所述的晶体管，其中，所述高k电介质材料的最接近所述间隔体的侧向上延伸不超过所述至少一个间隔体的一半。4.根据权利要求1所述的晶体管，其中，所述沟道区包括IV族半导体材料和III-V族半导体材料中的至少一种。5.根据权利要求1所述的晶体管，还包括处于所述间隔体中的至少一个间隔体和所述金属栅极之间的低k电介质材料。6.根据权利要求5所述的晶体管，其中，所述至少一个间隔体、所述高k电介质材料、所述低k电介质材料和所述金属栅极全部共享至少一个公共水平面。7.根据权利要求1所述的晶体管，其中，所述低k电介质材料和所述高k电介质材料之间的界面具有从所述至少一个间隔体到所述金属栅极的朝向所述沟道区的向下斜坡。8.根据权利要求1所述的晶体管，其中，所述第一金属层包括钛(Ti)、铝(Al)、镍(Ni)、铂(Pt)、钨(W)和钽(Ta)中的至少一种。9.根据权利要求1所述的晶体管，其中，所述第二金属层包括钴(Co)、铜(Cu)、金(Au)、银(Ag)、铝(Al)和钨(W)中的至少一种。10.根据权利要求1所述的晶体管，其中，所述第二电阻率在20℃下比所述第一电阻率小至少10nΩm。11.根据权利要求1所述的晶体管，其中，所述第一金属层在所述栅极电介质和所述第二金属层之间具有0.5到5nm的厚度。12.根据权利要求1所述的晶体管，其中，所述栅极电介质在所述第一金属层和所述沟道区之间具有0.5到5nm的厚度。13.根据权利要求1所述的晶体管，其中，所述晶体管是p型晶体管和n型晶体管中的一种。14.根据权利要求1所述的晶体管，其中，所述晶体管具有平面配置。15.根据权利要求1所...

【专利技术属性】
技术研发人员：S·H·宋，W·拉赫马迪，J·T·卡瓦列罗斯，H·W·田，M·拉多萨夫列维奇，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：美国,US