防闩锁电路及集成电路制造技术

公开了一种防闩锁电路，包括：第一晶体管，其控制端接收第一控制电压，第一端接收第一供电电压；第二晶体管，与第一晶体管类型相反，其控制端接收第二控制电压，并且与第一晶体管的第二端相连，第一端与第一晶体管的控制端相连，第二端接收第二供电电压；控制电路，设置第一供电电压与第二供电电压之间由第一晶体管和第二晶体管形成的通路上，用于当第一控制电压和/或第二控制电压超出预设范围时将通路断开。本实用新型专利技术提供的防闩锁电路，在第一供电电压与第二供电电压之间由第一晶体管和第二晶体管形成的通路上设置控制电路，当第一控制电压和/或第二控制电压超出预设范围时将通路断开，从而防止上电情况下闩锁效应的发生。

Anti latch circuit and integrated circuit

An anti-latch circuit is disclosed, including a first transistor whose control terminal receives the first control voltage and the first terminal receives the first supply voltage; a second transistor, contrary to the first transistor type, whose control terminal receives the second control voltage and is connected with the second end of the first transistor, and a first end with the first transistor. The control terminal is connected and the second terminal receives the second supply voltage; the control circuit is set on a path formed by the first transistor and the second transistor between the first supply voltage and the second supply voltage for disconnecting the path when the first control voltage and/or the second control voltage exceed the preset range. The anti-latch circuit provided by the utility model is provided with a control circuit arranged on a path formed by the first transistor and the second transistor between the first supply voltage and the second supply voltage, and the path is disconnected when the first control voltage and/or the second control voltage exceed the preset range, thereby preventing the occurrence of the latch-up effect under the condition of power-on. .

【技术实现步骤摘要】
防闩锁电路及集成电路
本技术涉及集成电路
，特别涉及一种防闩锁电路及集成电路。
技术介绍
随着IC制造工艺的发展，芯片的尺寸越来越小，芯片封装密度和集成度越来越高，产生闩锁效应(Latchup)的可能性就会越来越大，模块之间互相干扰的可能性也会越来越大。一般的集成电路中均存在寄生晶体管(又称寄生可控硅，简称SCR)，闩锁效应是指寄生双极性晶体管被触发导通，在电源VDD与地GND之间形成低阻抗大电流通路，导致电路无法正常工作，甚至烧毁的现象。这种寄生双极性晶体管存在集成电路的各个部分，包括输入端、输出端、内部反相器等。图1和图2分别示出了现有技术中寄生可控硅的结构示意图和等效电路图。如图1和图2所示，寄生双极性晶体管由一个PNP晶体管和一横向NPN晶体管组成。Q1为垂直式晶体管(BipolarJunctionTransistor—BJT)，控制端为N型阱区，第二端为P型衬底，第一端为P沟道；Q2为侧面式晶体管BJT，控制端为P型衬底，第二端为N型阱区，第一端为N沟道。以上两元件构成可控硅SCR电路，当无外界干扰未引起触发时，两个BJT处于截止状态，第二端电流是第二端-控制端的反向漏电流构成，电流增益非常小，此时不会产生闩锁效应。当其中一个BJT的第二端电流受到外部干扰突然增加到一定值时，会反馈至另一个BJT，从而使两个BJT因触发而导通，电源VDD至地GND间形成低阻抗大电流通路，产生闩锁效应。例如，当Q1的第二端处电压VP上升，Q2的第二端处电压VN下降时，产生闩锁效应。
技术实现思路
鉴于上述问题，本技术的目的在于提供一种防闩锁电路及集成电路，具有抗闩锁能力。根据本技术的第一方面，提供一种防闩锁电路，包括：第一晶体管，具有控制端、第一端和第二端，控制端接收第一控制电压，第一端接收第一供电电压；第二晶体管，与第一晶体管类型相反，具有控制端、第一端和第二端，控制端接收第二控制电压，并且与第一晶体管的第二端相连，第一端与第一晶体管的控制端相连，第二端接收第二供电电压；控制电路，设置第一供电电压与第二供电电压之间由第一晶体管和第二晶体管形成的通路上，用于当第一控制电压和/或第二控制电压超出预设范围时将所述通路断开。优选地，所述控制电路设置在所述第一供电电压和所述第一晶体管之间，包括第一比较模块和第一开关模块，所述第一比较模块用于在第一控制电压超出预设的第一范围时输出用于使第一开关模块关断的第一开关信号；第一开关模块用于在接收到第一开关信号时将第一供电电压与第一晶体管断开。优选地，所述第一比较模块为第一比较器，所述第一开关模块为第一开关管；所述第一比较器的第一输入端接收第一控制电压，第二输入端接收第一参考电压，输出端与所述第一开关管的控制端连接；所述第一开关管的第一端接收第一供电电压，第二端与所述第一晶体管的第一端连接。优选地，所述控制电路设置在所述第二供电电压和所述第二晶体管之间，包括第二比较模块和第二开关模块，所述第二比较模块用于在第二控制电压超出预设的第二范围时输出用于使第二开关模块关断的第二开关信号；第二开关模块用于在接收到第二开关信号时将第二供电电压与第二晶体管断开。优选地，所述第二比较模块为第二比较器，所述第二开关模块为第二开关管；所述第二比较器的第一输入端接收第二控制电压，第二输入端接收第二参考电压，输出端与所述第二开关管的控制端连接；所述第二开关管的第一端接收第二供电电压，第二端与所述第二晶体管的第一端连接。优选地，所述控制电路设置在所述第一供电电压和所述第一晶体管之间以及第二供电电压和所述第二晶体管之间，包括第一比较模块、第一开关模块、第二比较模块和第二开关模块，所述第一比较模块用于在第一控制电压超出预设的第一范围时输出用于使第一开关模块关断的第一开关信号；第一开关模块用于在接收到第一开关信号时将第一供电电压与第一晶体管断开；所述第二比较模块用于在第二控制电压超出预设的第二范围时输出用于使第二开关模块关断的第二开关信号；第二开关模块用于在接收到第二开关信号时将第二供电电压与第二晶体管断开。优选地，所述第一比较模块为第一比较器，所述第一开关模块为第一开关管；所述第二比较模块为第二比较器，所述第二开关模块为第二开关管；所述第一比较器的第一输入端接收第一控制电压，第二输入端接收第一参考电压，输出端与所述第一开关管的控制端连接；所述第一开关管的第一端接收第一供电电压，第二端与所述第一晶体管的第一端连接；所述第二比较器的第一输入端接收第二控制电压，第二输入端接收第二参考电压，输出端与所述第二开关管的控制端连接；所述第二开关管的第一端接收第二供电电压，第二端与所述第二晶体管的第一端连接。优选地，所述第一开关管为PMOS晶体管，所述第二开关管为NMOS晶体管。优选地，所述第一晶体管为PNP型晶体管，所述第二晶体管为NPN型晶体管。优选地，所述第一供电电压大于第二供电电压。根据本技术的另一方面，提供一种集成电路，包括上述所述的防闩锁电路。本技术提供的防闩锁电路及集成电路，在第一供电电压与第二供电电压之间由第一晶体管和第二晶体管形成的通路上设置控制电路，当第一晶体管的第一控制电压和/或第二晶体管的第二控制电压超出预设范围时将通路断开，从而防止上电情况下闩锁效应的发生。附图说明通过以下参照附图对本技术实施例的描述，本技术的上述以及其他目的、特征和优点将更为清楚，在附图中：图1示出了现有技术中寄生可控硅的结构示意图；图2示出了图1所示的寄生可控硅的等效电路图；图3示出了本技术第一实施例提供的防闩锁电路的电路图；图4示出了本技术第二实施例提供的防闩锁电路的电路图；图5示出了本技术第三实施例提供的防闩锁电路的电路图。具体实施方式以下将参照附图更详细地描述本技术的各种实施例。在各个附图中，相同的元件采用相同或类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。下面结合附图和实施例，对本技术的具体实施方式作进一步详细描述。图3示出了本技术第一实施例提供的防闩锁电路的电路图。如图1所示，所述防闩锁电路包括第一晶体管Q1和第二晶体管Q2以及控制电路10。第一晶体管Q1具有控制端、第一端和第二端，控制端接收第一控制电压VN，第一端接收第一供电电压VH。第二晶体管Q2，与第一晶体管类型相反，具有控制端、第一端和第二端，控制端接收第二控制电压VP，并且与第一晶体管Q1的第二端相连，第一端与第一晶体管Q1的控制端相连，第二端接收第二供电电压VL。在本实施例中，第一晶体管和第二晶体管为类型相反的双极性晶体管，控制端为基极，第一端为发射极，第二端为集电极。在一个优选地实施例中，第一晶体管Q1为PNP型双极性晶体管，第二晶体管Q2为NPN型双极性晶体管。控制电路10设置第一供电电压VH与第二供电电压VL之间由第一晶体管Q1和第二晶体管Q2形成的通路上，用于当第一控制电压VN和/或第二控制电压VP超出预设范围时将所述通路断开。所述控制电路10设置在所述第一供电电压VH和所述第一晶体管Q1之间，包括第一比较模块101和第一开关模块102。其中，所述第一比较模块101用于在第一控制电压VN超出预设的第一范围时输出用于使第一开关模块102关断的第一开关信号；第本文档来自技高网...

【技术保护点】
1.一种防闩锁电路，其特征在于，包括：第一晶体管，具有控制端、第一端和第二端，控制端接收第一控制电压，第一端接收第一供电电压；第二晶体管，与第一晶体管类型相反，具有控制端、第一端和第二端，控制端接收第二控制电压，并且与第一晶体管的第二端相连，第一端与第一晶体管的控制端相连，第二端接收第二供电电压；控制电路，设置第一供电电压与第二供电电压之间由第一晶体管和第二晶体管形成的通路上，用于当第一控制电压和/或第二控制电压超出预设范围时将所述通路断开。

【技术特征摘要】
1.一种防闩锁电路，其特征在于，包括：第一晶体管，具有控制端、第一端和第二端，控制端接收第一控制电压，第一端接收第一供电电压；第二晶体管，与第一晶体管类型相反，具有控制端、第一端和第二端，控制端接收第二控制电压，并且与第一晶体管的第二端相连，第一端与第一晶体管的控制端相连，第二端接收第二供电电压；控制电路，设置第一供电电压与第二供电电压之间由第一晶体管和第二晶体管形成的通路上，用于当第一控制电压和/或第二控制电压超出预设范围时将所述通路断开。2.根据权利要求1所述的防闩锁电路，其特征在于，所述控制电路设置在所述第一供电电压和所述第一晶体管之间，包括第一比较模块和第一开关模块，所述第一比较模块用于在第一控制电压超出预设的第一范围时输出用于使第一开关模块关断的第一开关信号；第一开关模块用于在接收到第一开关信号时将第一供电电压与第一晶体管断开。3.根据权利要求2所述的防闩锁电路，其特征在于，所述第一比较模块为第一比较器，所述第一开关模块为第一开关管；所述第一比较器的第一输入端接收第一控制电压，第二输入端接收第一参考电压，输出端与所述第一开关管的控制端连接；所述第一开关管的第一端接收第一供电电压，第二端与所述第一晶体管的第一端连接。4.根据权利要求1所述的防闩锁电路，其特征在于，所述控制电路设置在所述第二供电电压和所述第二晶体管之间，包括第二比较模块和第二开关模块，所述第二比较模块用于在第二控制电压超出预设的第二范围时输出用于使第二开关模块关断的第二开关信号；第二开关模块用于在接收到第二开关信号时将第二供电电压与第二晶体管断开。5.根据权利要求4所述的防闩锁电路，其特征在于，所述第二比较模块为第二比较器，所述第二开关模块为第二开关管；所述第二比较器的第一输入端接收第二控制电压，第二输入端接收第二参考电压，输出端与所述第二...

【专利技术属性】
技术研发人员：陈天豪，吴俊杰，
申请(专利权)人：北京集创北方科技股份有限公司，
类型：新型
国别省市：北京,11