半导体存储装置及其制造方法制造方法及图纸

本发明专利技术涉及一种半导体存储装置及其制造方法。实施方式的半导体存储装置具备衬底、第1积层体、柱状部、第2绝缘膜及第2积层体。所述第1积层体设置在所述衬底上的第1区域内。所述第2绝缘膜设置在所述衬底上的第2区域内，且在所述第1积层体的积层方向上具有第1厚度。所述第2积层体设置在所述第2绝缘膜上。在所述第2积层体中，交替积层有第1膜及第3绝缘膜。所述第2积层体的多个第1膜中最上层的第1膜距所述衬底的上表面在所述积层方向上位于第1距离处。所述第1厚度为所述第1距离的30％以上的厚度。

【技术实现步骤摘要】
半导体存储装置及其制造方法相关申请案本申请案享有以日本专利申请案2017-56413号(申请日：2017年3月22日)为基础申请案的优先权。本申请案通过参照该基础申请案而包含基础申请案的全部内容。
一般而言，实施方式涉及一种半导体存储装置及其制造方法。
技术介绍
提出有三维构造的半导体存储装置，其在隔着绝缘膜积层多个电极膜而成的积层体形成有存储器孔，且在该存储器孔的侧壁隔着电荷累积膜而设置有通道。电极膜作为存储单元的控制栅极发挥功能，可通过增加电极膜的积层数而增加存储单元数。随着电极膜的积层数增加，存储器孔的纵横比提高，因此积层体与存储器孔的形成是阶段性地进行。为了形成贯通上下积层体的存储器孔，而形成对准标记及位置偏移量测量标记，进行下积层体与上积层体的位置对准。在这种形成对准标记及位置偏移量测量标记的步骤中，期望降低成本。
技术实现思路
实施方式提供一种提高生产性且降低制造成本的半导体存储装置及其制造方法。实施方式的半导体存储装置具备衬底、第1积层体、柱状部、第2绝缘膜及第2积层体。所述第1积层体设置在所述衬底上的第1区域内。在所述第1积层体中，交替积层有第1绝缘膜及电极膜。所述柱状部设置在所述第1积层体内，且在所述第1积层体的积层方向上延伸。所述柱状部具有沿所述衬底上表面的第1方向的宽度扩宽而得的连结部分。所述第2绝缘膜设置在所述衬底上的第2区域内，且在所述积层方向上具有第1厚度。所述第2积层体设置在所述第2绝缘膜上。在所述第2积层体中，交替积层有第1膜及第3绝缘膜。所述第2积层体的多个第1膜中最上层的第1膜距所述衬底的上表面在所述积层方向上位于第1距离处。所述第1厚度为所述第1距离的30％以上的厚度。附图说明图1是表示第1实施方式的半导体存储装置的俯视图。图2是表示第1实施方式的半导体存储装置的制造方法的截面图。图3是表示第1实施方式的半导体存储装置的制造方法的截面图。图4是表示第1实施方式的半导体存储装置的制造方法的截面图。图5是表示第1实施方式的半导体存储装置的制造方法的截面图。图6是表示第1实施方式的半导体存储装置的制造方法的截面图。图7是表示第1实施方式的半导体存储装置的制造方法的截面图。图8是表示第1实施方式的半导体存储装置的制造方法的截面图。图9是图8的区域B的放大图。图10是表示第1实施方式的半导体存储装置的制造方法的截面图。图11是表示第1实施方式的半导体存储装置的制造方法的截面图。图12是表示第1实施方式的半导体存储装置的制造方法的截面图。图13是表示第1实施方式的半导体存储装置的制造方法的截面图。图14是表示第1实施方式的半导体存储装置的制造方法的截面图。图15是表示第1实施方式的半导体存储装置的制造方法的截面图。图16是表示第1实施方式的半导体存储装置的制造方法的截面图。图17是表示第1实施方式的半导体存储装置的制造方法的截面图。图18是表示第1实施方式的半导体存储装置的制造方法的截面图。图19是表示第2实施方式的半导体存储装置的制造方法的截面图。图20是表示第2实施方式的半导体存储装置的制造方法的截面图。图21是表示第2实施方式的半导体存储装置的制造方法的截面图。图22是表示第2实施方式的半导体存储装置的制造方法的截面图。图23是表示第2实施方式的半导体存储装置的制造方法的截面图。图24是表示第2实施方式的半导体存储装置的制造方法的截面图。图25是表示第3实施方式的半导体存储装置的制造方法的截面图。图26是表示第4实施方式的半导体存储装置的制造方法的截面图。具体实施方式下面，参照附图对本专利技术的各实施方式进行说明。另外，附图为示意性或概念性的图，各部分的厚度与宽度的关系、部分间的大小比例等未必与现实情况相同。此外，也有相同部分在不同附图中以彼此不同的尺寸或比例表示的情况。另外，在本申请案的说明书与各图中，对与相关于已给出的图而叙述的要素相同的要素附上相同符号并适当省略详细说明。(第1实施方式)图1是表示半导体存储装置1的俯视图。另外，在本实施方式中，设置有包含硅等的衬底10(参照图2等)。下面，在本说明书中，为了便于说明而采用XYZ正交坐标系。将相对于衬底10的上表面10a平行且相互正交的2个方向设为“X方向”及“Y方向”，且将相对于上表面10a垂直的方向设为“Z方向”。如图1所示，在半导体存储装置1设置有单元区域Rc、周边区域Rp、划线区域Rs。在单元区域Rc设置有包含多个存储单元的存储单元阵列。从Z方向观察，单元区域Rc的形状例如为矩形。例如，单元区域Rc的X方向两端被加工为阶梯状。周边区域Rp位于单元区域Rc的周围。从Z方向观察，周边区域Rp的形状例如为框状。在周边区域Rp设置有行解码器或读出放大器等周边电路。周边区域Rp内的周边电路经由设置在单元区域Rc内的阶梯状端部的接点而与存储单元阵列电连接。在划线区域Rs中，半导体存储装置1被单片化为多个半导体存储装置1a。在划线区域Rs形成有用以将半导体存储装置1单片化为多个半导体存储装置1a的切割线。多个半导体存储装置1a是通过在具有衬底10的晶片上形成构造体，且对晶片及构造体进行切割而制造成的。即，沿切割线对划线区域Rs进行切割，由此多个半导体存储装置1a得以分别具有单元区域Rc及周边区域Rp。在图1所示的例子中，切割线沿周边区域Rp的外缘形成。此外，在划线区域Rs的区域A内形成有下述对准标记Ma。首先，使用图2～图10对单元区域Rc的存储单元阵列的制造方法的流程进行简单说明。图2～图8及图10是表示第1实施方式的半导体存储装置的制造方法的截面图。图9是图8的区域B的放大图。首先，如图2所示，在包含硅的衬底10上，通过例如CVD(ChemicalVaporDeposition，化学气相沉积)法沿Z方向交替积层绝缘膜40及牺牲膜50而形成积层体15a。另外，是以积层体15a的最上层成为绝缘膜40的方式交替积层绝缘膜40及牺牲膜50。绝缘膜40例如由氧化硅形成。牺牲膜50由可在牺牲膜50与绝缘膜40之间取得蚀刻选择比的材料形成，例如由氮化硅形成。例如，绝缘膜40及牺牲膜50分别是以50层至55层的积层数构成。其次，如图3所示，通过使用掩膜的光刻法、及RIE(ReactiveIonEtching，反应性离子蚀刻)等蚀刻处理在积层体15a内形成多个贯通孔51a。其次，如图4所示，在贯通孔51a内沉积非晶硅等而形成牺牲膜52。牺牲膜52也可由将非晶硅结晶化而成的多晶硅形成。继而，通过RIE等蚀刻处理将贯通孔51a内且位于积层体15a的最上层的绝缘膜40上的牺牲膜52除去。继而，从贯通孔51a的上表面实施湿式蚀刻，从而将积层体15a的最上层的绝缘膜40的一部分除去。由此，贯通孔51a上部的宽度扩宽。继而，以埋入至贯通孔51a上部的宽度扩宽后的部分的方式沉积非晶硅等之后，进行回蚀，由此在贯通孔51a的上部再次形成牺牲膜52。由于贯通孔51a上部的宽度扩宽，所以牺牲膜52具有上部的宽度扩宽而得的连结部分52a。连结部分52a位于积层体15a的最上层的绝缘膜40内。例如，连结部分52a的上表面52s与最上层的绝缘膜40的上表面位于同一平面上。其次，如图5所示，通过例如CVD法使牺牲膜50及绝缘膜40沿Z方向交替积层而形成积层体1本文档来自技高网...

【技术保护点】
1.一种半导体存储装置，其特征在于具备：衬底；第1积层体，设置在所述衬底上的第1区域内，且是由第1绝缘膜及电极膜交替积层而成；柱状部，设置在所述第1积层体内，在所述第1积层体的积层方向上延伸，且具有沿所述衬底上表面的第1方向的宽度扩宽而得的连结部分；第2绝缘膜，设置在所述衬底上的第2区域内，且在所述积层方向上具有第1厚度；及第2积层体，设置在所述第2绝缘膜上，且是由第1膜及第3绝缘膜交替积层而成；且所述第2积层体的多个第1膜中最上层的第1膜距所述衬底的上表面在所述积层方向上位于第1距离处，所述第1厚度为所述第1距离的30％以上的厚度。

【技术特征摘要】
2017.03.22 JP 2017-0564131.一种半导体存储装置，其特征在于具备：衬底；第1积层体，设置在所述衬底上的第1区域内，且是由第1绝缘膜及电极膜交替积层而成；柱状部，设置在所述第1积层体内，在所述第1积层体的积层方向上延伸，且具有沿所述衬底上表面的第1方向的宽度扩宽而得的连结部分；第2绝缘膜，设置在所述衬底上的第2区域内，且在所述积层方向上具有第1厚度；及第2积层体，设置在所述第2绝缘膜上，且是由第1膜及第3绝缘膜交替积层而成；且所述第2积层体的多个第1膜中最上层的第1膜距所述衬底的上表面在所述积层方向上位于第1距离处，所述第1厚度为所述第1距离的30％以上的厚度。2.根据权利要求1所述的半导体存储装置，其特征在于：所述第2积层体在所述积层方向上从最下层至多个第1膜中最上层的第1膜为止具有第2厚度，且所述第2厚度为所述第1距离的30％以上的厚度。3.根据权利要求1所述的半导体存储装置，其特征在于：还具备柱状部件，该柱状部件设置在所述第2绝缘膜内，且在所述积层方向上延伸。4.根据权利要求3所述的半导体存储装置，其特征在于：所述柱状部件包含与所述第1膜及所述第3绝缘膜不同的材料。5.根据权利要求3所述的半导体存储装置，其特征在于：所述柱状部件包含硅。6.根据权利要求3所述的半导体存储装置，其特征在于：所述柱状部件具有所述第1方向的宽度扩宽而得的宽幅部分，且所述连结部分的上表面与所述宽幅部分的上表面位于同一平面上。7.根据权利要求3所述的半导体存储装置，其特征在于：所述柱状部件的上表面位于较所述第2绝缘膜的上表面靠上，且在所述第2积层体设置有级差。8.根据权利要求1所述的半导体存储装置，其特征在于：所述第1绝缘膜及所述第3绝缘膜包含氧化硅，且所述第1膜包含氮化硅。9.根据权利要求1所述的半导体存储装置，其特征在于：所述第1积层体具有所述柱状部的所述连结部分所处的第3积层体、及设置在所述第3积层体上的第4积层体，且所述柱状部具有通道、及设置在所述通道的侧面的电荷累积膜。10.根据权利要求1所述的半导体存储装置，其特征在于：所述第2区域设置在所述第1区域的周围，且设置有周边电路的第3区域位于所述衬底上的所述第1区域与所述第2区域之间。11.一种半导体存储装置，其特征在于具备：衬底；第1积层体，设置在所述衬底上的第1区域内，且是由第1绝缘膜及电极膜交替积层而成；柱状部，设置在所述第1积层体内，在所述第1积层体的积层方向上延伸；第2绝缘膜，设置在所述衬底上的第2区域内，且在所述积层方向上具有第1厚度；及第2积层体，设...

【专利技术属性】
技术研发人员：日下部武志，
申请(专利权)人：东芝存储器株式会社，
类型：发明
国别省市：日本,JP