锁存器、基于电流模逻辑的二分频器电路以及分频器制造技术

本发明专利技术公开了一种锁存器、基于电流模逻辑的二分频器电路以及分频器，锁存器包括第一、第二逻辑单元和控制单元，第一逻辑单元包括第一输入端、第二输入端、第一输出端、第二输出端和时钟信号正输入端，第二逻辑单元包括第三输入端、第四输入端、第三输出端、第四输出端和时钟信号负输入端，第一输出端与第三输入端和第四输出端耦接，第二输出端与第三输出端和第四输入端耦接；控制单元耦接于第一逻辑单元与电源之间，以及第二逻辑单元与电源之间，通过电阻调节控制电源与地线之间的电流通路。本发明专利技术提供了一种输出端电阻值可控的锁存器，基于该锁存器实现的分频器能够消除现有分频器分频范围窄的问题，很大程度上提高分频器的分频范围。

【技术实现步骤摘要】
锁存器、基于电流模逻辑的二分频器电路以及分频器
本专利技术涉及射频与毫米波集成电路设计
，尤其涉及一种锁存器、基于电流模逻辑的二分频器电路以及分频器。
技术介绍
随着电路设计频率的不断提高，毫米波电路设计已经成为电路工程师争相角逐的新方向。毫米波频率范围为26.5～300GHz，带宽高达273.5GHz。超过从直流到微波全部带宽的10倍。即使考虑大气吸收，在大气中传播时只能使用四个主要窗口，但这四个窗口的总带宽也可达135GHz，为微波以下各波段带宽之和的5倍。这在频率资源紧张的今天无疑极具吸引力。与激光相比，毫米波的传播受气候的影响要小得多，可以认为具有全天候特性。和微波相比，毫米波元器件的尺寸要小得多。因此毫米波系统更容易小型化。由于上述原因，导致毫米波的芯片应用设计得到了学术领域和工业界的关注。工作在毫米波波段的收发机系统，需要将高频分频到低频再传送给基带。就现有的技术而言，对于5～40GHz的分频，主要采用流模逻辑二分频器电路实现。在实现本专利技术过程中专利技术人发现现有锁存器电路中的电阻值固定，采用现有锁存器构成的电流模逻辑二分频器电路进行分频时至少存在以下缺陷：虽然现有的电流模逻辑二分频器电路的分频范围相对来说比较宽，但是依然无法满足宽带分频的要求，而且要覆盖各个工艺角，因此现有技术已经难以满足当前毫米波电路设计的分频需求。
技术实现思路
鉴于上述问题，本专利技术实施例提出了一种锁存器、基于电流模逻辑的二分频器电路以及分频器，本实施例提供了一种输出端电阻值可控的锁存器，基于该锁存器实现的分频器能够消除现有分频器分频范围窄的问题，很大程度上提高分频器的分频范围。本专利技术实施例提供了一种锁存器，所述锁存器包括耦接于电源和地线之间的第一逻辑单元、与所述第一逻辑单元结构对称的第二逻辑单元以及控制单元，其中：所述第一逻辑单元包括第一输入端、第二输入端、第一输出端、第二输出端和时钟信号正输入端，所述第二逻辑单元包括第三输入端、第四输入端、第三输出端、第四输出端和时钟信号负输入端，所述第一输出端分别与所述第三输入端和第四输出端耦接，所述第二输出端分别与所述第三输出端和第四输入端耦接；所述控制单元，分别耦接于所述第一逻辑单元与所述电源之间，以及所述第二逻辑单元与所述电源之间，用于通过电阻调节控制所述电源与地线之间的电流通路。优选地，所述第一控制单元包括第一PMOS晶体管、第二PMOS晶体管、第三PMOS晶体管、第四PMOS晶体管、第一电阻、第二电阻、第三电阻以及第四电阻，其中，所述第一PMOS晶体管、所述第二PMOS晶体管、所述第三PMOS晶体管和所述第四PMOS晶体管的源端分别与所述电源耦接，所述第一PMOS晶体管和所述第二PMOS晶体管的栅端作为锁存器的第一控制端VC1，用于输入第一控制信号，所述第三PMOS晶体管和所述第四PMOS晶体管的栅端作为锁存器的第二控制端VC2，用于输入第二控制信号，所述第一电阻的一端和所述第一PMOS晶体管的漏端相连，另一端和所述第一输出端相连，所述第二电阻的一端和所述第三PMOS晶体管的漏端相连，另一端和所述第一输出端相连，所述第三电阻的一端和所述第二PMOS晶体管的漏端相连，另一端和所述第二输出端相连，所述第四电阻的一端和所述第四PMOS晶体管的漏端相连，另一端和所述第二输出端相连。优选地，所述第一PMOS晶体管、所述第二PMOS晶体管、所述第三PMOS晶体管和所述第四PMOS晶体管具有相等的宽长比。优选地，所述第一逻辑单元包括第一NMOS晶体管、第二NMOS晶体管以及第三NMOS晶体管；所述第二逻辑单元包括第四NMOS晶体管、第五NMOS晶体管以及第六NMOS晶体管；所述第一NMOS晶体管的漏端与所述第一输出端耦接，所述第二NMOS晶体管的漏端与所述第二输出端耦接，所述第四NMOS晶体管的漏端与所述第四输出端耦接，所述第五NMOS晶体管的漏端与所述第三输出端耦接，所述第一NMOS晶体管的栅端与所述第一输入端耦接，所述第二NMOS晶体管的栅端与所述第二输入端耦接，第一NMOS晶体管的源端和所述第二NMOS晶体管的源端分别与所述第三NMOS晶体管的漏端耦接，所述第三NMOS晶体管的栅端与所述时钟信号正输入端耦接，所述第三NMOS晶体管的源端与地线耦接，所述第四NMOS晶体管的栅端与所述第四输入端耦接，所述第五NMOS晶体管的栅端与所述第三输入端耦接，所述第四NMOS晶体管的栅端和所述第五NMOS晶体管的漏端耦接，所述第五NMOS晶体管的栅端和所述第四NMOS晶体管的漏端耦接，所述第四NMOS晶体管的源端和所述第五NMOS晶体管的源端分别与所述第六NMOS晶体管的漏端耦接，所述第六NMOS晶体管的栅端与所述时钟信号负输入端耦接，所述第六NMOS晶体管的源端与地线耦接。优选地，所述第一NMOS晶体管和所述第二NMOS晶体管具有相等的宽长比，所述第四NMOS晶体管和所述第五NMOS晶体管具有相等的宽长比，所述第三NMOS晶体管和所述第六NMOS晶体管具有相等的宽长比。本专利技术实施例还提供了一种基于电流模逻辑的二分频器电路，所述基于电流模逻辑的二分频器电路包括第一锁存器和第二锁存器，所述第一锁存器和所述第二锁存器均为如上实施例所述的分频器；第一锁存器的第二输出端和第二锁存器的第一输入端相连，第一锁存器的第一输出端和第二锁存器的第二输入端相连，第二锁存器的第二输出端和第一锁存器的第二输入端相连，第二锁存器的第一输出端和第一锁存器的第一输入端相连，第一锁存器的时钟信号正输入端和第二锁存器的时钟信号负输入端相连，第一锁存器的时钟信号负输入端和第二锁存器的时钟信号正输入端相连，所述第一锁存器与所述第二锁存器的控制单元相连；所述第一锁存器的时钟信号正输入端用于输入正时钟信号，所述第一锁存器的时钟信号负输入端用于输入负时钟信号，所述第一锁存器的控制单元用于接收控制信号，所述第二锁存器的第二输出端为分频器电路的正输出端，所述第二锁存器的第一输出端为分频器电路的负输出端。本专利技术实施例还提供了一种分频器，级联N个如上实施例所述的基于电流模逻辑的二分频器电路，形成2N分频器；其中，N为自然数。本专利技术实施例提供的锁存器，可通过控制单元控制输出端电阻值，进而控制电流通路的输出电流，提供一种输出可控的锁存器。进一步地，基于该锁存器实现的基于电流模逻辑的二分频器电路，通过采用开关电阻，实现对分频器的自谐振频率调节，消除了现有分频器分频范围窄的问题，相比于传统的电流模逻辑分频器结构，能够很大程度上提高分频器的分频范围，有效地提高收发机的性能。上述说明仅是本专利技术技术方案的概述，为了能够更清楚了解本专利技术的技术手段，而可依照说明书的内容予以实施，并且为了让本专利技术的上述和其它目的、特征和优点能够更明显易懂，以下特举本专利技术的具体实施方式。附图说明通过阅读下文优选实施方式的详细描述，各种其他的优点和益处对于本领域普通技术人员将变得清楚明了。附图仅用于示出优选实施方式的目的，而并不认为是对本专利技术的限制。而且在整个附图中，用相同的参考符号表示相同的部件。在附图中：图1是本专利技术实施例提供的一种锁存器的结构框图；图2是本专利技术实施例提供的一种锁存器的具体电路结构图；图3是本专利技术实施例提供的基于电流模逻辑的二分频器电路结构图；图4是采本文档来自技高网...

【技术保护点】
1.一种锁存器，其特征在于，所述锁存器包括耦接于电源和地线之间的第一逻辑单元、与所述第一逻辑单元结构对称的第二逻辑单元以及控制单元，其中：所述第一逻辑单元包括第一输入端、第二输入端、第一输出端、第二输出端和时钟信号正输入端，所述第二逻辑单元包括第三输入端、第四输入端、第三输出端、第四输出端和时钟信号负输入端，所述第一输出端分别与所述第三输入端和第四输出端耦接，所述第二输出端分别与所述第三输出端和第四输入端耦接；所述控制单元，分别耦接于所述第一逻辑单元与所述电源之间，以及所述第二逻辑单元与所述电源之间，用于通过电阻调节控制所述电源与地线之间的电流通路。

【技术特征摘要】
1.一种锁存器，其特征在于，所述锁存器包括耦接于电源和地线之间的第一逻辑单元、与所述第一逻辑单元结构对称的第二逻辑单元以及控制单元，其中：所述第一逻辑单元包括第一输入端、第二输入端、第一输出端、第二输出端和时钟信号正输入端，所述第二逻辑单元包括第三输入端、第四输入端、第三输出端、第四输出端和时钟信号负输入端，所述第一输出端分别与所述第三输入端和第四输出端耦接，所述第二输出端分别与所述第三输出端和第四输入端耦接；所述控制单元，分别耦接于所述第一逻辑单元与所述电源之间，以及所述第二逻辑单元与所述电源之间，用于通过电阻调节控制所述电源与地线之间的电流通路。2.根据权利要求1所述的锁存器，其特征在于，所述第一控制单元包括第一PMOS晶体管、第二PMOS晶体管、第三PMOS晶体管、第四PMOS晶体管、第一电阻、第二电阻、第三电阻以及第四电阻，其中，所述第一PMOS晶体管、所述第二PMOS晶体管、所述第三PMOS晶体管和所述第四PMOS晶体管的源端分别与所述电源耦接，所述第一PMOS晶体管和所述第二PMOS晶体管的栅端作为锁存器的第一控制端VC1，用于输入第一控制信号，所述第三PMOS晶体管和所述第四PMOS晶体管的栅端作为锁存器的第二控制端VC2，用于输入第二控制信号，所述第一电阻的一端和所述第一PMOS晶体管的漏端相连，另一端和所述第一输出端相连，所述第二电阻的一端和所述第三PMOS晶体管的漏端相连，另一端和所述第一输出端相连，所述第三电阻的一端和所述第二PMOS晶体管的漏端相连，另一端和所述第二输出端相连，所述第四电阻的一端和所述第四PMOS晶体管的漏端相连，另一端和所述第二输出端相连。3.根据权利要求2所述的锁存器，其特征在于，所述第一PMOS晶体管、所述第二PMOS晶体管、所述第三PMOS晶体管和所述第四PMOS晶体管具有相等的宽长比。4.根据权利要求1或2所述的锁存器，其特征在于，所述第一逻辑单元包括第一NMOS晶体管、第二NMOS晶体管以及第三NMOS晶体管；所述第二逻辑单元包括第四NMOS晶体管、第五NMOS晶体管以及第六NMOS晶体管；所述第一NMOS晶体管的漏端与所述第一输出端耦接，所述第二NMOS晶体管的漏端与所述第二输出端耦接，所述第四NMOS晶体管的漏端与所述第四输出端耦接，...

【专利技术属性】
技术研发人员：何建中，朱新新，
申请(专利权)人：清能华波北京科技有限公司，
类型：发明
国别省市：北京,11