移位寄存器单元及驱动方法、栅极驱动电路和显示装置制造方法及图纸

本发明专利技术提供一种移位寄存器单元及驱动方法、栅极驱动电路和显示装置，涉及显示技术领域，用于提高PMOS器件在有较大的工艺波动或在使用中严重漂移变化的条件下的稳定性。其中，输入子电路将输入端的信号输出至第一下拉节点或将第一下拉节点的电位维持在反馈节点的电位，输出子电路在第二下拉节点的控制下，将第二时钟信号端的信号输出至传递端和输出端；上拉控制子电路在第一时钟信号端的控制下，将第一电压端的电压输出至上拉节点；或在第二下拉节点的控制下，将第二电压端的电压输出至上拉节点；上拉子电路在上拉节点的控制下，将第二电压端的电压输出至输出端和传递端；上拉子电路在上拉节点的控制下，将第一下拉节点的电位维持在输出端的电位。

Shift register unit and driving method, grid driving circuit and display device

The invention provides a shift register unit and a driving method, a gate drive circuit and a display device, relating to the display technology field, for improving the stability of PMOS devices under conditions of large process fluctuations or severe drift changes in use. The input sub-circuit outputs the input signal to the first pull-down node or maintains the potential of the first pull-down node at the potential of the feedback node, and the output sub-circuit outputs the signal of the second clock signal terminal to the transmission terminal and the output terminal under the control of the second pull-down node; and the pull-up control sub-circuit outputs the signal of the second clock signal terminal to the first clock signal. Under the control of the terminal, the voltage at the first voltage terminal is output to the pull-up node; or under the control of the second pull-down node, the voltage at the second voltage terminal is output to the pull-up node; under the control of the pull-up node, the pull-up sub-circuit outputs the voltage at the second voltage terminal to the output terminal and the transmission terminal; and the pull-up sub-circuit outputs the voltage at the pull-up node. Under control, the potential of the first drop-down node is maintained at the output potential.

【技术实现步骤摘要】
移位寄存器单元及驱动方法、栅极驱动电路和显示装置
本专利技术涉及显示
，尤其涉及一种移位寄存器单元及驱动方法、栅极驱动电路和显示装置。
技术介绍
现有的控制极驱动器常采用GOA(GateDriveronArray，阵列基板行驱动)设计将TFT(ThinFilmTransistor，薄膜场效应晶体管)控制极开关电路集成在上述周边区域构成栅极驱动电路。根据TFT的不同，GOA电路分为NMOS移位寄存器和P型移位寄存器。PMOS移位寄存器一般结构较为简单，对于PMOS工艺波动和PMOS器件的性能漂移预留的工艺余量并不多，不具有PMOS的晶体管的阈值电压Vth变化较大时工作的能力，因此无法实现在PMOS器件有较大的工艺波动或者PMOS器件性能在使用中严重漂移变化的条件下正常工作的功能，易导致显示器件显示异常。
技术实现思路
本专利技术的实施例提供一种移位寄存器单元及驱动方法、栅极驱动电路和显示装置，用于提高PMOS器件在有较大的工艺波动或者PMOS器件性能在使用中严重漂移变化的条件下的稳定性。为达到上述目的，本专利技术的实施例采用如下技术方案：本专利技术的第一方面，提供一种移位寄存器单元，包括输入子电路、输出子电路、上拉控制子电路和上拉子电路；所述输入子电路连接第一时钟信号端、输入端、第一下拉节点和反馈节点，所述输入子电路用于在第一时钟信号端的控制下，将所述输入端的信号输出至所述第一下拉节点，或者所述输入子电路用于将所述第一下拉节点的电位维持在所述反馈节点的电位；输出子电路连接第二时钟信号端、传递端、输出端和第二下拉节点，所述输出子电路用于在所述第二下拉节点的控制下，将所述第二时钟信号端的信号输出至所述传递端和所述输出端；所述上拉控制子电路连接所述第一时钟信号端、所述第二下拉节点、上拉节点、第一电压端和第二电压端，所述上拉控制子电路用于在所述第一时钟信号端的控制下，将所述第一电压端的电压输出至所述上拉节点；或者用于在所述第二下拉节点的控制下，将所述第二电压端的电压输出至所述上拉节点；所述上拉子电路连接所述上拉节点、所述第二电压端、所述第一下拉节点、所述传递端和所述输出端，所述上拉子电路用于在所述上拉节点的控制下，将所述第二电压端的电压输出至所述输出端和所述传递端；所述上拉子电路还用于在所述上拉节点的控制下，将所述第一下拉节点的电位维持在所述输出端的电位；其中，所述第一下拉节点和所述第二下拉节点电连接。可选的，所述移位寄存器单元还包括第一抗漏电子电路；所述第一抗漏电子电路连接所述输出端和所述传递端的至少一个、以及所述反馈节点，所述第一抗漏电子电路用于在所述输出端或者所述传递端的控制下，将所述输出端或者所述传递端的电压输出至所述反馈节点。可选的，所述第一抗漏电子电路连接所述输出端、所述传递端以及所述反馈节点，所述第一抗漏电子电路用于在所述传递端的控制下，将所述输出端的电压输出至所述反馈节点。可选的，所述移位寄存器单元还包括第二抗漏电子电路；所述第一下拉节点通过所述第二抗漏电子电路与所述第二下拉节点电连接，所述第二抗漏电子电路还连接所述第一电压端，所述第二抗漏电子电路用于在所述第一电压端的控制下，将所述第一下拉节点的电压输出至所述第二下拉节点。可选的，所述输入子电路包括第二晶体管和第三晶体管；所述第二晶体管的控制极连接所述第一时钟信号端，所述第二晶体管的第一极连接所述输入端，所述第二晶体管的第二极连接所述第三晶体管的第一极和所述反馈节点；所述第三晶体管的控制极连接所述第一时钟信号端，所述第三晶体管的第二极连接所述第一下拉节点；和/或，所述输出子电路包括第四晶体管、第五晶体管、第一电容和第二电容；所述第四晶体管的控制极连接所述第二下拉节点，所述第四晶体管的第一极连接所述第二时钟信号端，所述第四晶体管的第二极连接所述输出端；所述第五晶体管的控制极连接所述第二下拉节点，所述第五晶体管的第一极连接所述第二时钟信号端，所述第五晶体管的第二极连接所述传递端；所述第一电容的一端连接所述第二下拉节点，所述第一电容的另一端连接所述输出端；所述第二电容的一端连接所述第二下拉节点，所述第二电容的另一端连接所述传递端；和/或，所述上拉控制子电路包括第六晶体管和第七晶体管；所述第六晶体管的控制极连接所述第一时钟信号端，所述第六晶体管的第一极连接所述第一电压端，所述第六晶体管的第二极连接所述上拉节点；所述第七晶体管的控制极连接所述第二下拉节点，所述第七晶体管的第一极连接所述第一电压端，所述第七晶体管的第二极连接所述上拉节点；和/或，所述上拉子电路包括第八晶体管、第九晶体管、第十晶体管和第三电容，所述第八晶体管的控制极连接所述上拉节点，所述第八晶体管的第一极连接所述第一下拉节点，所述第八晶体管的第二极连接所述输出端；所述第九晶体管的控制极连接所述上拉节点，所述第九晶体管的第一极连接所述输出端，所述第九晶体管的第二极连接所述第二电压端；所述第十晶体管的控制极连接所述上拉节点，所述第十晶体管的第一极连接所述传递端，所述第十晶体管的第二极连接所述第二电压端；所述第三电容的一端连接所述上拉节点，所述第三电容的另一端连接所述第二电压端。可选的，所述第一抗漏电子电路包括第一晶体管，所述第一晶体管的控制极连接所述传递端，所述第一晶体管的第一极连接所述输出端，所述第一晶体管的第二极连接所述反馈节点。可选的，所述第二抗漏电子电路包括第十一晶体管，所述第十一晶体管的控制极连接所述第一电压端，所述第十一晶体管的第一极连接所述第一下拉节点，所述第十一晶体管的第二极连接所述第二下拉节点。可选的，所述晶体管均为P型晶体管，或者，所述晶体管均为N型晶体管。本专利技术的第二方面，提供一种如第一方面所述的移位寄存器单元的驱动方法，包括：第一阶段，在第一时钟信号端的控制下，输入子电路将输入端的信号输出至第一下拉节点；上拉控制子电路在第二下拉节点的控制下，将第二电压端的电压输出至所述上拉节点；第二阶段，在所述第二下拉节点的控制下，输出子电路将第二时钟信号端的信号输出至传递端和输出端；所述输入子电路将所述第一下拉节点的电位维持在反馈节点的电位；第三阶段，在所述第一时钟信号端的控制下，上拉控制子电路将第一电压端的电压输出至上拉节点；在所述上拉节点的控制下，上拉子电路将所述第二电压端的电压输出至所述输出端和所述传递端，且将所述第一下拉节点的电位维持在所述输出端的电位；其中，所述第一下拉节点和所述第二下拉节点电连接。可选的，在所述第二阶段，所述驱动方向还包括：在所述第一电压端的控制下，所述第一下拉节点的电位不能输出至所述第二下拉节点。本专利技术的第三方面，提供一种栅极驱动电路，包括多个如第二方面所述的移位寄存器单元；第1-N/2级移位寄存器单元的输入端连接第一信号端，除了所述第1-N/2级移位寄存器单元以外，第M级移位寄存器单元的输入端连接第(M-N/2)级移位寄存器单元的传递端；各级所述移位寄存器单元的输出端用于连接栅线，其中，N为正偶数，M为正整数。本专利技术的第四方面，提供一种显示装置，其特征在于，包括如第三方面所述的栅极驱动电路。本专利技术的实施例提供一种移位寄存器单元及驱动方法、栅极驱动电路和显示装置，驱动本专利技术实施例提供的移位寄存器单元时，第一阶段，在第一时钟信号端的控制下，输入子电路将输入端本文档来自技高网...

【技术保护点】
1.一种移位寄存器单元，其特征在于，包括输入子电路、输出子电路、上拉控制子电路和上拉子电路；所述输入子电路连接第一时钟信号端、输入端、第一下拉节点和反馈节点，所述输入子电路用于在第一时钟信号端的控制下，将所述输入端的信号输出至所述第一下拉节点，或者所述输入子电路用于将所述第一下拉节点的电位维持在所述反馈节点的电位；所述输出子电路连接第二时钟信号端、传递端、输出端和第二下拉节点，所述输出子电路用于在所述第二下拉节点的控制下，将所述第二时钟信号端的信号输出至所述传递端和所述输出端；所述上拉控制子电路连接所述第一时钟信号端、所述第二下拉节点、上拉节点、第一电压端和第二电压端，所述上拉控制子电路用于在所述第一时钟信号端的控制下，将所述第一电压端的电压输出至所述上拉节点；或者用于在所述第二下拉节点的控制下，将所述第二电压端的电压输出至所述上拉节点；所述上拉子电路连接所述上拉节点、所述第二电压端、所述第一下拉节点、所述传递端和所述输出端，所述上拉子电路用于在所述上拉节点的控制下，将所述第二电压端的电压输出至所述输出端和所述传递端；所述上拉子电路还用于在所述上拉节点的控制下，将所述第一下拉节点的电位维持在所述输出端的电位；其中，所述第一下拉节点和所述第二下拉节点电连接。...

【技术特征摘要】
1.一种移位寄存器单元，其特征在于，包括输入子电路、输出子电路、上拉控制子电路和上拉子电路；所述输入子电路连接第一时钟信号端、输入端、第一下拉节点和反馈节点，所述输入子电路用于在第一时钟信号端的控制下，将所述输入端的信号输出至所述第一下拉节点，或者所述输入子电路用于将所述第一下拉节点的电位维持在所述反馈节点的电位；所述输出子电路连接第二时钟信号端、传递端、输出端和第二下拉节点，所述输出子电路用于在所述第二下拉节点的控制下，将所述第二时钟信号端的信号输出至所述传递端和所述输出端；所述上拉控制子电路连接所述第一时钟信号端、所述第二下拉节点、上拉节点、第一电压端和第二电压端，所述上拉控制子电路用于在所述第一时钟信号端的控制下，将所述第一电压端的电压输出至所述上拉节点；或者用于在所述第二下拉节点的控制下，将所述第二电压端的电压输出至所述上拉节点；所述上拉子电路连接所述上拉节点、所述第二电压端、所述第一下拉节点、所述传递端和所述输出端，所述上拉子电路用于在所述上拉节点的控制下，将所述第二电压端的电压输出至所述输出端和所述传递端；所述上拉子电路还用于在所述上拉节点的控制下，将所述第一下拉节点的电位维持在所述输出端的电位；其中，所述第一下拉节点和所述第二下拉节点电连接。2.根据权利要求1所述的移位寄存器单元，其特征在于，所述移位寄存器单元还包括第一抗漏电子电路；所述第一抗漏电子电路连接所述输出端和所述传递端的至少一个、以及所述反馈节点，所述第一抗漏电子电路用于在所述输出端或者所述传递端的控制下，将所述输出端或者所述传递端的电压输出至所述反馈节点。3.根据权利要求2所述的移位寄存器单元，其特征在于，所述第一抗漏电子电路连接所述输出端、所述传递端以及所述反馈节点，所述第一抗漏电子电路用于在所述传递端的控制下，将所述输出端的电压输出至所述反馈节点。4.根据权利要求1-3任一项所述的移位寄存器单元，其特征在于，所述移位寄存器单元还包括第二抗漏电子电路；所述第一下拉节点通过所述第二抗漏电子电路与所述第二下拉节点电连接，所述第二抗漏电子电路还连接所述第一电压端，所述第二抗漏电子电路用于在所述第一电压端的控制下，将所述第一下拉节点的电压输出至所述第二下拉节点。5.根据权利要求1所述的移位寄存器单元，其特征在于，所述输入子电路包括第二晶体管和第三晶体管；所述第二晶体管的控制极连接所述第一时钟信号端，所述第二晶体管的第一极连接所述输入端，所述第二晶体管的第二极连接所述第三晶体管的第一极和所述反馈节点；所述第三晶体管的控制极连接所述第一时钟信号端，所述第三晶体管的第二极连接所述第一下拉节点；和/或，所述输出子电路包括第四晶体管、第五晶体管、第一电容和第二电容；所述第四晶体管的控制极连接所述第二下拉节点，所述第四晶体管的第一极连接所述第二时钟信号端，所述第四晶体管的第二极连接所述输出端；所述第五晶体管的控制极连接所述第二下拉节点，所述第五晶体管的第一极连接所述第二时钟信号端，所述第五晶体管的第二极连接所述传递端；所述第一电容的一端连接所述第二下拉节点，所述第一电容的另一端连接所述输出端；所述第二电容的一端连接所述第二下...

【专利技术属性】
技术研发人员：李全虎，
申请(专利权)人：京东方科技集团股份有限公司，
类型：发明
国别省市：北京,11