一种移位寄存器、其驱动方法及栅极驱动电路、显示装置制造方法及图纸

本发明专利技术公开了一种移位寄存器、其驱动方法及栅极驱动电路、显示装置，该移位寄存器包括：输入模块、输出模块和防干扰模块。由于在输入阶段，输入模块在信号输入端与第二时钟信号端的共同控制下，将信号输入端的输入信号写入第一节点；防干扰模块在信号输入端的控制下，防止复位信号端的复位信号写入第一节点；从而避免了复位信号对输入信号造成的干扰。

A shift register, its driving method, gate drive circuit and display device

The invention discloses a shift register, a driving method thereof, a gate driving circuit and a display device. The shift register comprises an input module, an output module and an anti-interference module. In the input phase, the input signal is written to the first node by the input module under the joint control of the signal input terminal and the second clock signal terminal; under the control of the signal input terminal, the anti-interference module prevents the reset signal of the reset signal terminal from writing to the first node; thus, the reset signal to the input signal is avoided. The interference caused by the number.

【技术实现步骤摘要】
一种移位寄存器、其驱动方法及栅极驱动电路、显示装置
本专利技术涉及显示
，尤其涉及一种移位寄存器、其驱动方法及栅极驱动电路、显示装置。
技术介绍
目前，随着显示领域的大力发展，显示面板的成本要求越来越低，如何有效的降低面板的制作成本关系着面板开发商竞争力的强弱。为了降低显示面板的制作成本，相关技术人员会利用显示面板的边缘设计栅极驱动电路，栅极驱动电路包括多个栅极移位寄存器，在显示阶段，每一行栅极移位寄存器控制该行像素进行显示。且每个移位寄存器之间是有连接关系的，当上一级移位寄存器接受信号并且完成移位后会将输出信号传递给下一级的移位寄存器，这样实现逐行扫描的功能。这样的设计可以节省在显示面板边缘区域放置多个栅极驱动芯片，能够实现显示面板的窄边框设计，同时降低显示面板的制作成本，提高产品的竞争力。然而，现有栅极驱动电路的设计遇到的问题主要集中在输入阶段，复位信号会对输入信号产生干扰，导致显示面板会出现显示异常。
技术实现思路
有鉴于此，本专利技术实施例提供一种移位寄存器、其驱动方法及栅极驱动电路、显示装置，用以避免输入阶段复位信号对输入信号造成的干扰。因此，本专利技术实施例提供的一种移位寄存器，包括：输入模块、输出模块和防干扰模块；其中，所述输出模块与第一节点、第一时钟信号端和信号输出端相连，用于在输入阶段和输出阶段在所述第一节点的控制下，将所述第一时钟信号端的第一时钟信号写入所述信号输出端；所述输入模块与信号输入端、第二时钟信号端、所述第一节点和第二节点相连，用于在所述输入阶段在所述信号输入端与所述第二时钟信号端的共同控制下，将所述信号输入端的输入信号经所述第二节点写入所述第一节点，并在复位阶段在所述第二时钟信号端的控制下，将所述信号输入端的输入信号写入所述第二节点；所述防干扰模块与复位信号端、低电平信号端、所述信号输入端、所述信号输出端、所述第一节点和所述第二节点相连，用于在所述输入阶段在所述信号输入端的控制下，防止所述复位信号端的复位信号写入所述第一节点；并用于在所述复位阶段在所述复位信号端的控制下，将所述低电平信号端的低电平信号写入所述信号输出端，且将所述信号输入端的输入信号写入所述第一节点。在一种可能的实现方式中，在本专利技术实施例提供的上述移位寄存器中，还包括：输出控制模块；所述输出控制模块与所述第一时钟信号端、所述第二时钟信号端、所述第一节点、所述第二节点、所述低电平信号端和高电平信号端相连，用于在所述输出阶段在所述第一时钟信号端和所述高电平信号端的共同控制下拉高所述第一节点的电位，并在所述复位阶段在所述第二时钟信号端和所述高电平信号端的共同控制下拉低所述第一节点的电位；或者，所述输出控制模块与所述第一时钟信号端、所述第二时钟信号端、所述第一节点、所述第二节点、所述信号输出端、所述低电平信号端和所述高电平信号端相连，用于在所述输出阶段在所述第一时钟信号端和所述信号输出端的共同控制下拉高所述第一节点的电位，并在所述复位阶段在所述第二时钟信号端的控制下拉低所述第一节点的电位。在一种可能的实现方式中，在本专利技术实施例提供的上述移位寄存器中，所述输入模块包括第一开关晶体管和第二开关晶体管；其中，所述第一开关晶体管的栅极与所述第二时钟信号端相连，第一极与所述信号输入端相连，第二极与所述第二节点相连；所述第二开关晶体管的栅极与所述信号输入端相连，第一极与所述第二节点相连，第二极与所述第一节点相连。在一种可能的实现方式中，在本专利技术实施例提供的上述移位寄存器中，所述输出模块包括第三开关晶体管和第一电容；其中，所述第三开关晶体管的栅极与所述第一节点相连，第一极与所述第一时钟信号端相连，第二极与所述信号输出端相连；所述第一电容的一端与所述第一节点相连，另一端与所述信号输出端相连。在一种可能的实现方式中，在本专利技术实施例提供的上述移位寄存器中，所述防干扰模块包括第四开关晶体管、第五开关晶体管、第六开关晶体管、第七开关晶体管、第八开关晶体管和第九开关晶体管；其中，所述第四开关晶体管的栅极和第一极均与所述复位信号端相连，第二极与第三节点相连；所述第五开关晶体管的栅极与所述第三节点相连，第一极与所述复位信号端相连，第二极与第四节点相连；所述第六开关晶体管的栅极与所述第四节点相连，第一极与所述第二节点相连，第二极与所述第一节点相连；所述第七开关晶体管的栅极与所述第三节点相连，第一极与所述低电平信号端相连，第二极与所述信号输出端相连；所述第八开关晶体管的栅极与所述信号输入端相连，第一极与所述低电平信号端相连，第二极与所述第三节点相连；所述第九开关晶体管的栅极与所述信号输入端相连，第一极与所述低电平信号端相连，第二极与所述第四节点相连；所述第八开关晶体管的宽长比大于所述第四开关晶体管的宽长比。在一种可能的实现方式中，在本专利技术实施例提供的上述移位寄存器中，所述输出控制模块包括第十开关晶体管、第十一开关晶体管、第十二开关晶体管和第二电容；其中，所述第十开关晶体管的栅极和第一极均与所述第一时钟信号端相连，第二极与所述第二节点相连；所述第十一开关晶体管的栅极与所述高电平信号端或所述信号输出端相连，第一极与所述高电平信号端相连，第二极与第五节点相连；所述第十二开关晶体管的栅极与所述第二时钟信号端相连，第一极与所述低电平信号端相连，第二极与所述第五节点相连；所述第二电容的一端与所述第一节点相连，另一端与所述第五节点相连；所述第十二开关晶体管的宽长比大于所述第十一开关晶体管的宽长比。基于同一专利技术构思，本专利技术实施例还提供了一种栅极驱动电路，包括级联的多个上述移位寄存器；其中，第一级移位寄存器的信号输入端与帧触发信号端相连；除所述第一级移位寄存器之外，其余每一级移位寄存器的信号输入端分别与其相邻的上一级移位寄存器的信号输出端相连；除最后一级移位寄存器之外，其余每一级移位寄存器的复位信号端分别与其相邻的下一级移位寄存器的信号输出端相连。基于同一专利技术构思，本专利技术实施例还提供了一种显示装置，包括上述栅极驱动电路。相应地，本专利技术实施例还提供了一种上述移位寄存器的驱动方法，包括：输入阶段，输入模块在信号输入端与第二时钟信号端的共同控制下，将所述信号输入端的输入信号经第二节点写入第一节点；输出模块在所述第一节点的控制下，将第一时钟信号端的第一时钟信号写入信号输出端；防干扰模块在所述信号输入端的控制下，防止所述复位信号端的复位信号写入所述第一节点；输出阶段，所述输出模块在所述第一节点的控制下，将所述第一时钟信号端的第一时钟信号写入所述信号输出端；复位阶段，所述输入模块在所述第二时钟信号端的控制下，将所述信号输入端的输入信号写入所述第二节点；所述防干扰模块在所述复位信号端的控制下，将低电平信号端的低电平信号写入所述信号输出端，并将所述信号输入端的输入信号写入所述第一节点。在一种可能的实现方式中，在本专利技术实施例提供的上述驱动方法中，在所述输出阶段还包括：输出控制模块在所述第一时钟信号端和高电平信号端的共同控制下拉高所述第一节点的电位；在所述复位阶段还包括：所述输出控制模块在所述第二时钟信号端和所述高电平信号端的共同控制下拉低所述第一节点的电位；或者，在所述输出阶段还包括：所述输出控制模块在所述第一时钟信号端和所述信号输出端的共同控制下拉高所述第一节点的电位；在所述本文档来自技高网...

【技术保护点】
1.一种移位寄存器，其特征在于，包括：输入模块、输出模块和防干扰模块；其中，所述输出模块与第一节点、第一时钟信号端和信号输出端相连，用于在输入阶段和输出阶段在所述第一节点的控制下，将所述第一时钟信号端的第一时钟信号写入所述信号输出端；所述输入模块与信号输入端、第二时钟信号端、所述第一节点和第二节点相连，用于在所述输入阶段在所述信号输入端与所述第二时钟信号端的共同控制下，将所述信号输入端的输入信号经所述第二节点写入所述第一节点，并在复位阶段在所述第二时钟信号端的控制下，将所述信号输入端的输入信号写入所述第二节点；所述防干扰模块与复位信号端、低电平信号端、所述信号输入端、所述信号输出端、所述第一节点和所述第二节点相连，用于在所述输入阶段在所述信号输入端的控制下，防止所述复位信号端的复位信号写入所述第一节点；并用于在所述复位阶段在所述复位信号端的控制下，将所述低电平信号端的低电平信号写入所述信号输出端，且将所述信号输入端的输入信号写入所述第一节点。

【技术特征摘要】
1.一种移位寄存器，其特征在于，包括：输入模块、输出模块和防干扰模块；其中，所述输出模块与第一节点、第一时钟信号端和信号输出端相连，用于在输入阶段和输出阶段在所述第一节点的控制下，将所述第一时钟信号端的第一时钟信号写入所述信号输出端；所述输入模块与信号输入端、第二时钟信号端、所述第一节点和第二节点相连，用于在所述输入阶段在所述信号输入端与所述第二时钟信号端的共同控制下，将所述信号输入端的输入信号经所述第二节点写入所述第一节点，并在复位阶段在所述第二时钟信号端的控制下，将所述信号输入端的输入信号写入所述第二节点；所述防干扰模块与复位信号端、低电平信号端、所述信号输入端、所述信号输出端、所述第一节点和所述第二节点相连，用于在所述输入阶段在所述信号输入端的控制下，防止所述复位信号端的复位信号写入所述第一节点；并用于在所述复位阶段在所述复位信号端的控制下，将所述低电平信号端的低电平信号写入所述信号输出端，且将所述信号输入端的输入信号写入所述第一节点。2.如权利要求1所述的移位寄存器，其特征在于，还包括：输出控制模块；所述输出控制模块与所述第一时钟信号端、所述第二时钟信号端、所述第一节点、所述第二节点、所述低电平信号端和高电平信号端相连，用于在所述输出阶段在所述第一时钟信号端和所述高电平信号端的共同控制下拉高所述第一节点的电位，并在所述复位阶段在所述第二时钟信号端和所述高电平信号端的共同控制下拉低所述第一节点的电位；或者，所述输出控制模块与所述第一时钟信号端、所述第二时钟信号端、所述第一节点、所述第二节点、所述信号输出端、所述低电平信号端和所述高电平信号端相连，用于在所述输出阶段在所述第一时钟信号端和所述信号输出端的共同控制下拉高所述第一节点的电位，并在所述复位阶段在所述第二时钟信号端的控制下拉低所述第一节点的电位。3.如权利要求1或2所述的移位寄存器，其特征在于，所述输入模块包括第一开关晶体管和第二开关晶体管；其中，所述第一开关晶体管的栅极与所述第二时钟信号端相连，第一极与所述信号输入端相连，第二极与所述第二节点相连；所述第二开关晶体管的栅极与所述信号输入端相连，第一极与所述第二节点相连，第二极与所述第一节点相连。4.如权利要求1或2所述的移位寄存器，其特征在于，所述输出模块包括第三开关晶体管和第一电容；其中，所述第三开关晶体管的栅极与所述第一节点相连，第一极与所述第一时钟信号端相连，第二极与所述信号输出端相连；所述第一电容的一端与所述第一节点相连，另一端与所述信号输出端相连。5.如权利要求1或2所述的移位寄存器，其特征在于，所述防干扰模块包括第四开关晶体管、第五开关晶体管、第六开关晶体管、第七开关晶体管、第八开关晶体管和第九开关晶体管；其中，所述第四开关晶体管的栅极和第一极均与所述复位信号端相连，第二极与第三节点相连；所述第五开关晶体管的栅极与所述第三节点相连，第一极与所述复位信号端相连，第二极与第四节点相连；所述第六开关晶体管的栅极与所述第四节点相连，第一极与所述第二节点相连，第二...

【专利技术属性】
技术研发人员：冯雪欢，
申请(专利权)人：京东方科技集团股份有限公司，合肥鑫晟光电科技有限公司，
类型：发明
国别省市：北京,11