具有用于降低栅极电阻的更宽的场栅极的半导体器件制造技术

公开了具有用于降低的栅极电阻的更宽的场栅极的半导体器件。在一方面，提供了一种采用栅极的半导体器件。栅极是对应于有源半导体区域的、布置在半导体器件之上以形成晶体管的导电线。每个有源半导体区域具有对应的沟道区域。布置在每个沟道区域之上的栅极的部分是有源栅极，而未布置在沟道区域之上而是布置在场氧化物区域之上的部分是场栅极。当每个有源栅极与每个对应晶体管的源极之间的电压差超过阈值电压时，该电压差使电流在沟道区域中流动。每个场栅极的宽度比每个有源栅极的宽度宽。与具有较窄场栅极的器件相比，较大的场栅极宽度导致降低的栅极电阻。

【技术实现步骤摘要】
【国外来华专利技术】具有用于降低栅极电阻的更宽的场栅极的半导体器件优先权要求本申请要求2015年12月29日提交的题目为“SEMICONDUCTORDEVICESWITHWIDERFIELDGATESFORREDUCEDGATERESISTANCE”的美国临时专利申请No.62/272,248的优先权，其内容以其整体通过引用并入本文。本申请还要求2016年6月22日提交的题目为“SEMICONDUCTORDEVICESWITHWIDERFIELDGATESFORREDUCEDGATERESISTANCE”的美国专利申请No.15/189,325的优先权，其内容以其整体通过引用并入本文。
本公开的技术一般涉及半导体器件，并且具体涉及在半导体器件内采用的栅极的宽度。
技术介绍
晶体管是现代电子器件中基本的部件。具体地，在很多现代电子器件的每个部件的设计中都采用了大量的晶体管。例如，诸如中央处理单元(CPU)和存储器系统的部件均采用了大量的晶体管。以该方式，许多电子器件使用金属氧化物半导体(MOS)晶体管，诸如p型MOS(PMOS)晶体管和n型MOS(NMOS)晶体管。由于这些部件中晶体管的普及，对应的电子器件的性能部分取决于具体的晶体管设计特性。影响电子器件性能的一种晶体管设计属性是晶体管的沟道长度。例如，在MOS晶体管中，沟道是响应于晶体管的栅极与晶体管的源极或漏极之间的电压差，电流在其中流动的晶体管的部分。MOS晶体管不断地被设计成具有越来越小的沟道长度，从而实现降低的面积消耗。MOS晶体管的这种降低的面积消耗允许在特定区域中采用更高密度的MOS晶体管。降低的沟道长度也可以实现降低的寄生电容。降低的寄生电容降低了MOS晶体管的电阻器-电容器(RC)延迟，这降低了MOS晶体管的信号延迟。另外，降低的沟道长度可以增加对应于MOS晶体管的驱动电流(即，驱动强度)，因为降低的沟道长度降低了与栅极和沟道区域之间的电容相关联的陷阱电流。增加的驱动电流可以提高MOS晶体管的开关速度，因为增加的驱动电流可以提高栅极到源极电压爬升到MOS晶体管的阈值电压的速率。然而，随着MOS晶体管的沟道长度降低，对应的栅极的宽度通常降低以对应于随着沟道长度的降低而实现的缩小的缩放。由于栅极由导电材料形成，因为导电材料的电阻与导电材料的导电区域成反比，所以降低的栅极宽度增加了与栅极关联的电阻(即，栅极电阻)。增加的栅极电阻使对应的MOS晶体管的RC延迟增加。MOS晶体管的RC延迟的增加导致MOS晶体管开关更慢，这又降低了MOS晶体管的性能。就此而言，采用具有降低的沟道长度的晶体管以降低面积消耗、增加驱动电流并降低寄生电容，同时降低或避免RC延迟的增加将是有利的。
技术实现思路
本文公开的方面包括具有用于降低的栅极电阻的更宽的场栅极的半导体器件。在一方面，提供了一种采用栅极的半导体器件。栅极是对应于有源半导体区域的、布置在半导体器件上方以形成晶体管的导电线。半导体器件中的每个有源半导体区域具有对应的沟道区域。布置在对应的有源半导体区域的上表面和对应的沟道区域之上的栅极的部分被称作有源栅极区域(即，有源栅极)。未以该方式布置，而是布置在场氧化物区域的上表面之上的栅极的部分被称作场栅极区域(即，场栅极)。栅极被设计成接收电压，其中当每个有源栅极与每个对应的晶体管的源极之间的电压差超过对应的阈值电压时，该电压差使电流在对应的沟道区域中流动。另外，采用每个场栅极将每个有源栅极电耦合到栅极中的其他元件，诸如其他有源栅极。因此，每个场栅极的宽度不受沟道长度的限制，这使得每个场栅极能够具有比每个有源栅极的宽度大的宽度。此外，栅极由导电材料部分制成，因此与具有较窄场栅极的器件相比，场栅极的更大的宽度导致降低的栅极电阻。降低的栅极电阻降低了栅极的电阻器-电容器(RC)延迟，这允许半导体器件减轻由于采用较小的沟道长度而引起的RC延迟的增加。就此而言，在一方面，提供了一种半导体器件。半导体器件包括一个或多个有源半导体区域，每个有源半导体区域包括具有沟道长度的对应沟道区域。该半导体器件还包括栅极。栅极包括一个或多个场栅极，每个场栅极布置在对应的场氧化物区域的上表面之上，其中每个场栅极具有第一宽度。栅极还包括一个或多个有源栅极，每个有源栅极布置在对应的有源半导体区域的上表面和对应的沟道区域之上。一个或多个有源栅极中的至少一个具有小于第一宽度的第二宽度。在另一方面，提供了一种半导体器件。半导体器件包括用于提供一个或多个有源半导体区域的装置，每个有源半导体区域包括具有沟道长度的对应沟道区域。半导体器件还包括用于提供一个或多个场氧化物区域的装置。半导体器件还包括用于向半导体器件提供电压的装置。用于提供电压的装置包括用于传递电流的装置。用于传递电流的装置布置在对应的场氧化物区域的上表面之上并且具有第一宽度。用于提供电压的装置还包括用于接收电流的装置，用于接收电流的装置布置在对应的有源半导体区域的上表面和对应的沟道区域之上。用于接收电流的装置具有小于第一宽度的第二宽度。在另一方面，提供了一种制造半导体器件的方法。方法包括在衬底的一个或多个有源半导体区域的上表面和一个或多个场氧化物区域的上表面上布置绝缘体层。方法还包括在绝缘体层上布置多晶硅层。方法还包括在多晶硅层上布置氧化物硬掩模层。方法还包括蚀刻氧化物硬掩模层和多晶硅层，使得氧化物硬掩模层和多晶硅层具有第一宽度。方法还包括将对应于一个或多个有源半导体区域的氧化物硬掩模层和多晶硅层蚀刻到小于第一宽度的第二宽度。方法还包括在多晶硅层的第一侧上形成第一间隔物，并在多晶硅层的第二侧上形成第二间隔物。方法还包括去除氧化物硬掩模层以暴露多晶硅层。方法还包括去除多晶硅层。方法还包括在第一间隔物和第二间隔物之间布置电介质层。方法还包括在电介质层上布置功函数层。方法还包括在功函数层上布置导电层以形成包括一个或多个场栅极和一个或多个有源栅极的栅极。附图说明图1是采用具有第一宽度的场栅极和具有小于第一宽度的第二宽度的有源栅极的栅极以实现降低的栅极电阻的示例性半导体器件的图；图2是采用图1中的半导体器件的多个实例来降低集成电路(IC)的电阻的示例性IC的图；图3是图示制造图1中的半导体器件的过程的流程图；图4A-图4I是图示在图3中的制造过程中的每个制造步骤中的图1中的半导体器件的横截面图；以及图5是示例性的基于处理器的系统的框图，该系统可以包括使用采用图1中的具有第一宽度的场栅极和具有小于第一宽度的第二宽度的有源栅极的栅极以实现降低的栅极电阻的半导体器件的元件。具体实施方式现在参考附图，描述本公开的几个示例性方面。在此使用词语“示例性”来表示“用作示例、实例或说明”。本文中被描述为“示例性”的任何方面不一定被解释为比其他方面优选或有利。详细描述中公开的方面包括具有用于降低栅极电阻的更宽的场栅极的半导体器件。在一方面，提供了一种采用栅极的半导体器件。栅极是对应于半导体器件的有源半导体区域的布置在半导体器件上方以形成的晶体管的细长导线。半导体器件中的每个有源半导体区域具有对应的沟道区域。布置在对应的有源半导体区域的上表面和对应的沟道区域之上的栅极的部分被称作有源栅极区域(即，有源栅极)。未以该方式布置，而是布置在场氧化物区域的上表面之上的栅极的部分被称作场本文档来自技高网...

【技术保护点】
1.一种半导体器件，包括：一个或多个有源半导体区域，均包括具有沟道长度的对应的沟道区域；以及栅极，包括：一个或多个场栅极，均被布置在对应的场氧化物区域的上表面之上，其中每个场栅极具有第一宽度；和一个或多个有源栅极，均被布置在对应的有源半导体区域的上表面和所述对应的沟道区域之上，其中所述一个或多个有源栅极中的至少一个具有小于所述第一宽度的第二宽度。

【技术特征摘要】
【国外来华专利技术】2015.12.29 US 62/272,248;2016.06.22 US 15/189,3251.一种半导体器件，包括：一个或多个有源半导体区域，均包括具有沟道长度的对应的沟道区域；以及栅极，包括：一个或多个场栅极，均被布置在对应的场氧化物区域的上表面之上，其中每个场栅极具有第一宽度；和一个或多个有源栅极，均被布置在对应的有源半导体区域的上表面和所述对应的沟道区域之上，其中所述一个或多个有源栅极中的至少一个具有小于所述第一宽度的第二宽度。2.根据权利要求1所述的半导体器件，其中所述一个或多个有源栅极的所述第二宽度近似等于所述沟道长度。3.根据权利要求1所述的半导体器件，还包括布置在对应的场栅极上的栅极接触。4.根据权利要求3所述的半导体器件，其中每个场栅极将对应的有源栅极电耦合到另一有源栅极和所述栅极接触中的一个。5.根据权利要求3所述的半导体器件，其中所述栅极接触具有近似等于所述第一宽度的宽度。6.根据权利要求1所述的半导体器件，其中所述一个或多个场栅极和所述一个或多个有源栅极被布置成使得所述栅极被形成为细长的导电线。7.根据权利要求1所述的半导体器件，其中：所述一个或多个场栅极中的每个场栅极包括：电介质层；功函数层，布置在所述电介质层上；和导电层，布置在所述功函数层上，其中所述导电层具有第一导电宽度；并且所述一个或多个有源栅极中的每个有源栅极包括：所述电介质层；所述功函数层，布置在所述电介质层上；和所述导电层，具有比所述第一导电宽度小的第二导电宽度。8.根据权利要求7所述的半导体器件，其中所述导电层包括从由钨、铝和钴组成的组中选择的材料。9.根据权利要求1所述的半导体器件，其中：所述第一宽度近似等于24纳米(24nm)；并且所述第二宽度近似等于20纳米(20nm)。10.根据权利要求1所述的半导体器件，所述半导体器件被集成到集成电路(IC)中。11.根据权利要求1所述的半导体器件，所述半导体器件被集成到从由以下各项组成的组中选择的设备中：机顶盒、娱乐单元、导航设备、通信设备、固定位置数据单元、移动位置数据单元、移动电话、蜂窝电话、智能电话、平板、平板电话、服务器、计算机、便携式计算机、桌面计算机、个人数字助理(PDA)、监视器、计算机监视器、电视、调谐器、无线电装置、卫星无线电装置、音乐播放器、数字音乐播放器、便携式音乐播放器、数字视频播放器、视频播放器、数字视频光盘(DVD)播放器、便携式数字视频播放器和汽车。12.一种半导体器件，包括：用于提供一个或多个有源半导体区域的装置，均包括具有沟道长度的对应的沟道区域；用于提供一个或多个场氧化物区域的装置；以及用于向所述半导体器件提供电压的装置，包括：用于传递电流的装置，布置在对应的场氧化物区域的上表面之上，其中所述用于传递电流的装置具有...

【专利技术属性】
技术研发人员：杨海宁，陈向东，
申请(专利权)人：高通股份有限公司，
类型：发明
国别省市：美国,US