半导体存储装置制造方法及图纸

半导体存储装置可以包括存储单元阵列区域、外围区域和接口区域。存储单元阵列区域可以包括至少一个存储平面。外围区域可以被形成为与存储单元阵列区域的一侧相邻。接口区域可以被形成为与外围区域的一侧相邻，并且可以包括多个数据输入/输出焊盘。接口区域可以包括配置为将通过所述数据输入/输出焊盘输入的数据发送至所述存储单元阵列区域或者通过所述数据输入/输出焊盘输出从存储单元阵列接收的数据的至少一个SerDes区域。

Semiconductor storage device

The semiconductor storage device may include a storage cell array area, a peripheral area and an interface area. The storage cell array area may include at least one storage plane. The peripheral area can be formed adjacent to one side of the storage cell array area. The interface area may be formed adjacent to one side of the peripheral area and may include a plurality of data input/output pads. The interface area may include at least one SerDes area configured to send data input through the data input/output pad to the storage unit array area or output data received from the storage unit array through the data input/output pad.

【技术实现步骤摘要】
半导体存储装置
本公开的各种实施方式一般涉及电子装置，并且更具体地涉及半导体存储装置。
技术介绍
半导体存储装置是通过使用包括诸如硅(Si)、锗(Ge)、砷化镓(GaAs)、磷化铟(InP)等的材料的半导体来实现的存储装置。半导体存储装置分为易失性存储装置和非易失性存储装置。易失性存储装置是在电源关闭时丢失存储在其中的数据的装置。易失性存储装置的代表示例包括静态RAM(SRAM)、动态RAM(DRAM)、同步DRAM(SDRAM)等。非易失性存储装置是即使在电源关闭时也能维持存储在其中的数据的存储装置。非易失性存储装置的代表性示例包括只读存储器(ROM)、可编程ROM(PROM)、电可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、闪存、相变随机存取存储器(PRAM)、磁RAM(MRAM)、阻变式RAM(RRAM)、铁电RAM(FRAM)等。闪存可以分为NOR型存储器和NAND型存储器。
技术实现思路
本公开的各种实施方式致力于能够减小生产成本并减小芯片尺寸的半导体存储装置。本公开的实施方式可以提供一种半导体存储装置，该半导体存储装置包括：存储单元阵列区域，该存储单元阵列区域包括至少一个存储平面；外围区域，该外围区域被形成为与存储单元阵列区域的一侧相邻；以及接口区域，该接口区域被形成为与外围区域的一侧相邻，接口区域包括多个数据输入/输出焊盘。外围区域可以包括形成在存储单元阵列区域与接口区域之间的数据路径逻辑区域。接口区域可以包括配置为将通过数据输入/输出焊盘输入的数据发送至存储单元阵列区域或者通过数据输入/输出焊盘输出从存储单元阵列接收的数据的至少一个SerDes(串行器/解串器)区域。附图说明图1是例示半导体存储装置的引脚配置的示图。图2是例示图1中的半导体存储装置的结构的框图。图3是例示图2中的存储单元阵列的实施方式的示图。图4是例示图2中的存储单元阵列的实施方式的示图。图5是例示典型半导体存储装置的内部布局的示图。图6是更详细地例示图5中的半导体存储装置的内部布局的示图。图7是例示根据本公开的实施方式的半导体存储装置的内部布局的示图。图8A是更详细地例示图7中的半导体存储装置的内部布局的示图。图8B是更详细地例示图8A中的接口区域的示图。图9是例示根据本公开的实施方式的半导体存储装置与主机之间的连接的框图。图10是例示包括半导体存储装置的存储系统的框图。图11是例示9中的系统的示例应用的框图。图12是例示图10中的存储系统的示例应用的框图。图13是例示包括参照图12所示的存储系统的计算系统的框图。具体实施方式以下，将参照附图来详细描述根据本公开的实施方式。现将参照附图，其中，贯穿不同的附图，相同的附图标记用于表示相同或类似的组件。可以省略公知配置和功能的细节，以避免使本公开不必要地模糊不清。图1是例示半导体存储装置的引脚配置的示图。参照图1，半导体存储装置100可以通过多条线来与外部控制器通信。半导体存储装置100可以通过芯片使能(CE#)线、命令锁存使能(CLE)线、地址锁存使能(ALE)线、写入使能(WE#)线、读取使能(RE#)线、就绪/忙碌(RB#)线、以及数据输入/输出(DQ0至DQ7)线来与控制器通信。芯片使能(CE#)线是指指示对应的半导体存储装置100可操作的信号。可以将芯片使能(CE#)线的信号选择性地施加到联接至同一通道的存储装置。当芯片使能(CE#)线的信号下降至低电平时，这指示可以在对应的芯片中进行所有操作。当芯片使能(CE#)线的信号为高电平时，对应的芯片可能处于待机状态。当在执行芯片中的操作的同时就绪/忙碌(RB#)线信号下降至低电平时，不允许芯片与外部装置交换另一个信号。当就绪/忙碌(RB#)线信号为高电平时，这指示芯片处于就绪状态。当命令CMD被输入至存储装置时，命令锁存使能信号CLE变为高电平。当地址ADD被输入至存储装置时，地址锁存使能信号ALE变为高电平。当写入使能信号WE#从高电平转变为低电平时，命令CMD和地址ADD被输入至所选择的存储装置。当在存储装置上加载命令和地址时，切换写入使能信号WE#。当在控制器上加载数据时，切换读取使能信号RE#。数据输入/输出(DQ0至DQ7)线用于向半导体存储装置100输入命令、地址和数据，或将数据从半导体存储装置100输出至控制器。因为数据为8位数据，所以提供了8条数据输入/输出(DQ0至DQ7)线。然而，数据输入/输出线的数量不限于八条，并且在各种实施方式中，其可以扩展至十六条或三十二条。图2是例示图1中的半导体存储装置100的配置的框图。参照图2，半导体存储装置100可以包括存储单元阵列110、外围电路120、控制逻辑130和接口140。存储单元阵列110可以通过行线RL来联接至地址解码器121。行线RL可以包括源极选择线SSL、字线WL和漏极选择线DSL。换句话说，存储单元阵列110可以通过源极选择线SSL、字线WL和漏极选择线DSL来联接至地址解码器121。此外，存储单元阵列110可以通过位线BL联接至读/写电路123。存储单元阵列110包括多个存储块BLK1至BLKz。多个存储块BLK1至BLKz通过行线RL联接至地址解码器121。存储块BLK1至BLKz通过位线BL1至BLm联接至读/写电路123。存储块BLK1至BLKz中的每一个均包括多个存储单元。在一个实施方式中，多个存储单元可以是非易失性存储单元。多个存储单元当中的联接至同一字线的存储单元被定义为一页。换句话说，存储单元阵列110由多个页构成。在一个实施方式中，存储单元阵列110可以包括至少一个存储平面。每个存储平面均可以包括多个存储块。稍后将参照图5来描述包括在存储单元阵列110中的存储平面。半导体存储装置100中的每个存储单元可以由能够存储单个数据位的单级单元(SLC)、能够存储两个数据位的多级单元(MLC)、能够存储三个数据位的三级单元(TLC)、或能够存储四个数据位的四级单元(QLC)形成。外围电路120可以包括地址解码器121、电压生成器122、读/写电路123和数据输入/输出电路124。外围电路120可以驱动存储单元阵列110。例如，外围电路120可以驱动存储单元阵列110来执行编程操作、读取操作或擦除操作。地址解码器121通过行线RL联接至存储单元阵列110。地址解码器121可以在控制逻辑130的控制下操作。地址解码器121可以通过包括在半导体存储装置100中的输入/输出缓冲器(未示出)来从控制逻辑130接收地址ADDR。地址解码器121可以对接收到的地址ADDR当中的块地址进行解码。地址解码器121根据经解码的块地址来选择存储块BLK1至BLKz中的对应的一个存储块。地址解码器121可以对接收到的地址ADDR当中的行地址进行解码。地址解码器121可以通过根据经解码的行地址通过将从电压生成器122供应的电压施加到至少一个字线WL来选择所选择的存储块的至少一个字线WL。在编程操作期间，地址解码器121可以将编程电压施加至所选择的字线，并将电平比编程电压的电平低的通过电压施加至未选择的字线。在编程验证操作期间，地址解码器121可以向所选择的字线施加验证电压，并向未选择的字线施加高于验证电压的验证通过电压。在读取操作本文档来自技高网...

【技术保护点】
1.一种半导体存储装置，该半导体存储装置包括：存储单元阵列区域，所述存储单元阵列区域包括至少一个存储平面；外围区域，所述外围区域被形成为与所述存储单元阵列区域的一侧相邻；以及接口区域，所述接口区域被形成为与所述外围区域的一侧相邻，所述接口区域包括多个数据输入/输出焊盘，其中，所述接口区域包括配置为将通过所述数据输入/输出焊盘输入的数据发送至所述存储单元阵列区域或者通过所述数据输入/输出焊盘输出从存储单元阵列接收的数据的至少一个SerDes区域。

【技术特征摘要】
2017.02.21 KR 10-2017-00230521.一种半导体存储装置，该半导体存储装置包括：存储单元阵列区域，所述存储单元阵列区域包括至少一个存储平面；外围区域，所述外围区域被形成为与所述存储单元阵列区域的一侧相邻；以及接口区域，所述接口区域被形成为与所述外围区域的一侧相邻，所述接口区域包括多个数据输入/输出焊盘，其中，所述接口区域包括配置为将通过所述数据输入/输出焊盘输入的数据发送至所述存储单元阵列区域或者通过所述数据输入/输出焊盘输出从存储单元阵列接收的数据的至少一个SerDes区域。2.根据权利要求1所述的半导体存储装置，其中，多个SerDes装置被形成在所述SerDes区域中，并且所述多个SerDes装置中的每一个均包括串行器和解串器。3.根据权利要求2所述的半导体存储装置，其中，所述SerDes区域被设置成与所述多个数据输入/输出焊盘相邻。4.根据权利要求2所述的半导体存储装置，其中，所述多个SerDes装置中的每一个与所述多个数据输入/输出焊盘中的对应的一个数据输入/输出焊盘联接。5.根据权利要求4所述的半导体存储装置，其中，所述接口区域包括至少一个中继器，并且所述中继器被配置为将来自所述SerDes区域的数据发送至所述存储单元阵列区域。6.根据权利要求1所述的半导体存储装置，其中，所述接口区域还包括被配置为接收控制信号的焊盘。7.根据权利要求1所述的半导体存储装置，其中，所述外围区域包括形成在所述存储单元阵列区域与所述接口区域之间的数据路径逻辑区域。8.根据权利要求7所述的半导体存储装置，其中，所述外围区域还包括形成在所述存储单元阵列区域与所述接口区域之间的第一区域和第二区域，并且其中，所述数据路径逻辑区域被设置在所述第一区域与所述第二区域之间。9.根据权利要求8所述的半导体存储装置，其中，被配置为控制所述半导体存储装置的操作的控制逻辑被形成在所述第一区域与所述第二区域中的任一个区域中。10.根据权利要求8所述的半导体存储装置，其中，被配置为生成用于所述半导体存储装置的操作的内部电压的电压生成器被形成在所述第一区域和所述第二区域中的任一个区域中。11.根...

【专利技术属性】
技术研发人员：金明珍，
申请(专利权)人：爱思开海力士有限公司，
类型：发明
国别省市：韩国,KR