一种半导体器件及其制造方法技术

本发明专利技术提供一种半导体器件及其制造方法，包括：提供半导体衬底，所述半导体衬底包括PMOS区，所述PMOS区的衬底上形成有第一鳍片结构；在所述第一鳍片结构的源/漏区域形成第一应力层；形成覆盖所述第一应力层的第一盖帽层；形成覆盖所述第一盖帽层的层间介电层；执行刻蚀，以在所述层间介电层和第一盖帽层内形成第一接触孔开口，所述第一接触孔开口露出所述第一应力层；在所述第一接触孔开口中形成与所述第一应力层接触的金属硅化物；在所述第一接触孔开口中填充导电层。本发明专利技术提供的半导体器件的制造方法，能够降低PMOS区中金属硅化物与源漏区之间的接触电阻，提高半导体器件的性能。

【技术实现步骤摘要】
一种半导体器件及其制造方法
本专利技术涉及半导体
，具体而言涉及一种半导体器件及其制造方法。
技术介绍
随着半导体技术的不断发展，集成电路性能的提高主要是通过不断缩小集成电路器件的尺寸以提高它的速度来实现的。目前，由于在追求高器件密度、高性能和低成本中半导体工业已经进步到纳米技术工艺节点，半导体器件的制备受到各种物理极限的限制。随着CMOS器件尺寸的不断缩小，来自制造和设计方面的挑战促使了三维设计如鳍片场效应晶体管(FinFET)的发展。相对于现有的平面晶体管，FinFET是用于20nm及以下工艺节点的先进半导体器件，其可以有效控制器件按比例缩小所导致的难以克服的短沟道效应，还可以有效提高在衬底上形成的晶体管阵列的密度，同时，FinFET中的栅极环绕鳍片设置，因此能从三个面来控制静电，在静电控制方面的性能也更突出。随着晶体管特征尺寸的不断缩小和集成电路集成度的不断增大，晶体管的外部寄生电阻(parasiticexternalresistance，简称Rext)成为了限制晶体管和集成电路性能的主要因素。在组成Rext的电阻成分中，源极/漏极区域的接触电阻(Rc)由于金属/半导体接触面积的缩小而增大，使得接触电阻成为了外部寄生电阻的主要组成部分。在14nm及其以下节点时，Rext会显著降低半导体器件的性能，除非源、漏极(S/D)区域的比接触电阻率(SpecificContactResistivity,ρc)减小。因此，为了解决上述问题，有必要提出一种新的半导体器件及其制造方法。
技术实现思路
在
技术实现思路
部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本专利技术的
技术实现思路
部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。针对现有技术的不足，本专利技术提供一种半导体器件的制造方法，所述方法包括：提供半导体衬底，所述半导体衬底包括PMOS区，所述PMOS区的衬底上形成有第一鳍片结构；在所述第一鳍片结构的源/漏区域形成第一应力层；形成覆盖所述第一应力层的第一盖帽层；形成覆盖所述第一盖帽层的层间介电层；执行刻蚀，以在所述层间介电层和第一盖帽层内形成第一接触孔开口，所述第一接触孔开口露出所述第一应力层；在所述第一接触孔开口中形成与所述第一应力层接触的金属硅化物；在所述第一接触孔开口中填充导电层。示例性地，所述第一应力层为SiGe层。示例性地，所述第一应力层中Ge的含量为5％-50％。示例性地，所述第一应力层还掺杂有B离子。示例性地，所述第一应力层中的B的掺杂浓度小于1E22cm-3。示例性地，所述第一盖帽层中掺杂有B离子。示例性地，所述B的掺杂浓度不低于1E21cm-3。示例性地，所述第一盖帽层中还掺杂有Ge离子。示例性地，所述半导体衬底还包括NMOS区，所述NMOS区的衬底上形成有第二鳍片结构，所述制造方法还包括：在所述第二鳍片结构的源/漏区域内形成第二应力层；形成覆盖所述第二应力层的第二盖帽层，所述层间介电层覆盖所述第二盖帽层；执行刻蚀，以在所述层间介电层和第二盖帽层内形成第二接触孔开口，所述第二接触孔开口露出所述第二应力层；在所述第二接触孔开口中形成与所述第二应力层接触的金属硅化物；在所述第二接触孔开口中填充导电层。示例性地，所述第二应力层为SiP层。本专利技术还提供一种半导体器件，包括：半导体衬底，所述半导体衬底包括PMOS区，所述PMOS区的衬底上形成有第一鳍片结构；形成于所述第一鳍片结构的源/漏区域的第一应力层；覆盖所述第一应力层的第一盖帽层；覆盖所述第一盖帽层的层间介电层；形成于所述层间介电层和第一盖帽层内的第一接触孔开口，所述第一接触孔开口暴露所述第一应力层；形成于所述第一接触孔开口中、并与所述第一应力层接触的金属硅化物；填充所述第一接触孔开口的导电层。示例性地，所述第一应力层为SiGe层。示例性地，所述第一应力层中Ge的含量为5％-50％。示例性地，所述第一应力层还掺杂有B离子。示例性地，所述第一应力层中的B的掺杂浓度小于1E22cm-3。示例性地，所述第一盖帽层中掺杂有B离子。示例性地，所述B元素的含量不低于1E21cm-3。示例性地，所述第一盖帽层中还掺杂有Ge离子。示例性地，所述半导体衬底还包括NMOS区，所述NMOS区的衬底上形成有第二鳍片结构；所述第二鳍片结构的源/漏区域形成有第二应力层；所述第二应力层上覆盖有第二应力层的第二盖帽层；所述第二盖帽层上覆盖有层间介电层；所述层间介电层和所述第二盖帽层内形成有暴露所述第二应力层的第二接触孔开口；所述第二接触孔开口中形成有与所述第二应力层接触的金属硅化物；所述第二接触孔开口中还填充有填充导电层。本专利技术提供的半导体器件的制造方法，由于第一接触孔开口的刻蚀打开了第一盖帽层，并停止在第一应力层中，使金属硅化物与第一应力层接触，因此有利于降低肖特基势垒，从而降低PMOS区中金属硅化物与源漏区之间的接触电阻，提高半导体器件的性能。附图说明本专利技术的下列附图在此作为本专利技术的一部分用于理解本专利技术。附图中示出了本专利技术的实施例及其描述，用来解释本专利技术的原理。附图中：图1示出了本专利技术一个实施例提供的半导体器件的制造方法的工艺流程图。图2A-2P为根据本专利技术一个实施例的方法依次实施的步骤所分别获得的器件的示意性剖面图。具体实施方式在下文的描述中，给出了大量具体的细节以便提供对本专利技术更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本专利技术可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本专利技术发生混淆，对于本领域公知的一些技术特征未进行描述。应当理解的是，本专利技术能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本专利技术的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本专利技术教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下本文档来自技高网...

【技术保护点】
1.一种半导体器件的制造方法，其特征在于，所述方法包括：提供半导体衬底，所述半导体衬底包括PMOS区，所述PMOS区的衬底上形成有第一鳍片结构；在所述第一鳍片结构的源/漏区域形成第一应力层；形成覆盖所述第一应力层的第一盖帽层；形成覆盖所述第一盖帽层的层间介电层；执行刻蚀，以在所述层间介电层和第一盖帽层内形成第一接触孔开口，所述第一接触孔开口露出所述第一应力层；在所述第一接触孔开口中形成与所述第一应力层接触的金属硅化物；在所述第一接触孔开口中填充导电层。

【技术特征摘要】
1.一种半导体器件的制造方法，其特征在于，所述方法包括：提供半导体衬底，所述半导体衬底包括PMOS区，所述PMOS区的衬底上形成有第一鳍片结构；在所述第一鳍片结构的源/漏区域形成第一应力层；形成覆盖所述第一应力层的第一盖帽层；形成覆盖所述第一盖帽层的层间介电层；执行刻蚀，以在所述层间介电层和第一盖帽层内形成第一接触孔开口，所述第一接触孔开口露出所述第一应力层；在所述第一接触孔开口中形成与所述第一应力层接触的金属硅化物；在所述第一接触孔开口中填充导电层。2.根据权利要求1所述的制造方法，其特征在于，所述第一应力层为SiGe层。3.根据权利要求2所述的制造方法，其特征在于，所述第一应力层中Ge的含量为5％-50％。4.根据权利要求2所述的制造方法，其特征在于，所述第一应力层还掺杂有B离子。5.根据权利要求4所述的制造方法，其特征在于，所述第一应力层中的B的掺杂浓度小于1E22cm-3。6.根据权利要求1所述的制造方法，其特征在于，所述第一盖帽层中掺杂有B离子。7.根据权利要求6所述的制造方法，其特征在于，所述B的掺杂浓度不低于1E21cm-3。8.根据权利要求6所述的制造方法，其特征在于，所述第一盖帽层中还掺杂有Ge离子。9.根据权利要求1所述的制造方法，其特征在于，所述半导体衬底还包括NMOS区，所述NMOS区的衬底上形成有第二鳍片结构，所述制造方法还包括：在所述第二鳍片结构的源/漏区域内形成第二应力层；形成覆盖所述第二应力层的第二盖帽层，所述层间介电层覆盖所述第二盖帽层；执行刻蚀，以在所述层间介电层和第二盖帽层内形成第二接触孔开口，所述第二接触孔开口露出所述第二应力层；在所述第二接触孔开口中形成与所述第二应力层接触的金属硅化物；在所述第二接触孔开口中填充导电层。10.根据权利要求9所述的制...

【专利技术属性】
技术研发人员：李勇，
申请(专利权)人：中芯国际集成电路制造上海有限公司，中芯国际集成电路制造北京有限公司，
类型：发明
国别省市：上海,31