用于四面可对接数字X射线探测器的数字读出架构制造技术

一种成像器片，包含带有芯片上数字化电子设备读出电路的四面可对接子成像器像素阵列。像素分组从多个成像器之中形成。包含对于像素分组中的每个像素分组的缓冲放大器的读出电子设备被连接到可对接成像器的相应的输出。共享模拟前端连接到像素分组的相应的缓冲放大器。在相对于共享模拟前端的公共质心位置的模拟到数字转换器包含三条数据线：用于单独地选择输出的选择输入/输出线、时钟输入线、和共享数字输出线。来自相应的缓冲放大器的像素输出是通过选择输入/输出线上所提供的数据可寻址的，并且像素输出在共享数字输出线上提供。I/O线连接到可编程逻辑装置，其中成像器串行数据输入被输出为海量并行数据流。

Digital readout architecture for a four faced butt digital X ray detector

An imager sheet includes a four-sided dockable sub-imager pixel array with a digital electronic device readout circuit on the chip. The pixel packets are formed from a plurality of imagers. A readout electronic device containing a buffer amplifier for each pixel packet in a pixel packet is connected to the corresponding output of a dockable imager. The analog front-end is connected to the corresponding buffer amplifier of the pixel group. The analog to digital converter of the common centroid position relative to the shared analog front end contains three data lines: the selected input / output line, the clock input line, and the shared digital output line for the independent selection of the output. The pixel output from the corresponding buffer amplifier is addressable by selecting the data provided on the input / output line, and the pixel output is provided on the shared digital output line. The I/O line is connected to a programmable logic device, where the serial data input of the imager is output into a massive parallel data stream.

【技术实现步骤摘要】
【国外来华专利技术】用于四面可对接数字X射线探测器的数字读出架构
技术介绍
CMOS图像传感器能与单个芯片中的所有种类的功能性电路和单元集成。数字成像器典型地能包含在单个或多个衬底上的光电二极管阵列、列读出结构、A/D转换、和数字控制器（或处理器）。常规背面照明（BSI）的成像器能将光电二极管和电路划分成不同层级，将光子从衬底的另一面直接提供到光电二极管。图1描绘使用以三维（3D）封装堆叠的多层芯片的常规四面可对接（four-sidebuttable）BSI成像器100。在第一层上，3DBSI成像器包含成像传感器阵列110，成像传感器阵列110带有含有光电二极管的像素，所述光电二极管被暴露于入射光。迹线120将像素输出布线到硅堆叠体130的层。硅堆叠体能包含顶部和底部氮化铝衬底132、133。AIN盖之间的能是重布线插入器134，连同模拟-数字转换器（ADC）主控制芯片136和ADC从属控制芯片137。系统接口140能经由弹簧（POGO）针145被连接到BSI成像器100。在一些实现中，可对接子成像器能是对于例如医学诊断设备中所使用的X射线探测器的组建单元。基于可对接子成像器的X射线探测器能典型地要求高达数以百计的子成像器以从感兴趣区域获得图像。该数量的子成像器能具有大量的数字输入/输出（I/O）控制线，其中海量的数字数据并行获得以实现快速帧速率（例如，100帧/秒）。需要子成像器的寻址和控制以及它们的读出数据以用于更好的图像处理。附图说明图1描绘常规BSI4面可对接成像器；图2描绘依照实施例的子成像器像素阵列；图3描绘依照实施例的成像器片（imagertile）；以及图4描绘依照实施例的图3的成像器片的一般架构。具体实施方式依照实施例，四面可对接互补金属氧化物半导体（CMOS）成像器包含光电二极管像素的阵列之中的晶片上分布的读出电子设备，并且合并充分可缩放和可寻址的可编程逻辑装置（例如，复杂可编程逻辑装置（CPLD）、现场可编程门阵列（FPGA）、可编程阵列逻辑（PAL）、微控制器、专用集成电路（ASIC）等），其能跨所有形态被使用。实施的装置为四面可对接CMOSX射线探测器提供控制和读出架构。依照实现，CPLD为大量逻辑门提供更低成本选项以取得对于控制和读出架构的数据处理的所要求的等级。附加地，CPLD包含非易失性配置存储器，其消除如关于一些其它可编程逻辑装置所要求那样对于外部ROM的需要。图2描绘依照实施例的按组合多个成像器像素P来形成的子成像器像素阵列200。例如，所描绘的阵列是成像器像素的mxn阵列，其中在此实例中为了讨论的目的，m=n=8。然而，实施例不如此限制并且m和n能够是能相互独立的其它预确定的数量。依照实施例，多个像素的输出能被分组到一起。以示例的方式，子成像器像素阵列200被描绘为具有四个像素的分组。每个像素分组共享其自己相应的缓冲放大器200。该分组的每个像素输出通过相应的迹线205被连接到其相应的放大器，相应的迹线205相对于每个分组的像素对称地定位。放大器以公共质心布局被置于像素分组中以改进迹线205的长度和定位中的均匀性。放大器包含多路的可寻址输入，使得每个像素的输出是单独地可选择的。多个放大器通过到共享模拟前端220、222、224、226的连接而被分组到一起。每个共享模拟前端220、222、224、226在相对于其所连接的相应的放大器的公共质心位置处以均衡每个相应的放大器到其所连接的模拟前端之间的迹线路径长度和弯曲。依照实施例，每个子成像器像素阵列能包含位于相对于共享模拟前端的公共质心位置处的ADC230。依照实施例，子成像器能具有多于一个ADC。ADC提供对于子成像器的数字输出。依照实施例，BSI成像器的ADC数字输出通过三个衬底穿孔（TSV）234、236、238而被连接到子成像器背面上的迹线。依照实施例，共享数字输出TSV234提供数字数据输出。子成像器选择I/OTSV236将地址选择提供到单独可寻址缓冲放大器。ADC具有充分可寻址的输入，使得由相同共享模拟前端220、222、224、226所提供的ADC的输入信号中的每个是基于子成像器选择I/O信号单独地可选择的。ADC子成像器时钟I/OTSV238提供时钟信号以寻址和/或读取单独可寻址的共享放大器210。实施的装置不如此限制，因此，FSI成像器也能具有共享数字输出234、子成像器选择I/O236、和子成像器时钟I/O238。如应该容易被理解的，FSI成像器将不需要任何TSV来实现这些特征。依照实施例，以上所公开的读出电子设备（即，缓冲放大器210、模拟前端220、222、224、226、和ADC230）在像素阵列200的像素之中的晶片上分布。依照实施例，子成像器像素阵列能适应以最低等级的像素合并（binning）。如以上所记录的，到共享放大器210的输入是可寻址的。另外，以像素的2x2等级的像素合并能通过选择性地寻址到共享模拟前端220、222、224、226中的每个共享模拟前端的输入来实现。通过选择性地寻址到ADC230的输入，4x4像素合并能被实现。因为电子装置的充分可寻址配置，实施的子成像器像素阵列的像素合并能以行和列两者方向执行。尤其，因为实施的子成像器像素阵列的像素合并能以模拟等级执行，所以以数字等级的像素合并的噪声惩罚被消除。因为像素合并的等级能从最低到最高分辨率而选择性地实现，所以ROI是充分可寻址的。扫描时间能通过最小化ROI区域之外的数据获取来被减少。例如，每第十个数据帧能从每个成像器充分地被读取，否则像素合并能在其它帧期间在ROI之外被执行。由实施的成像器使其可能的像素合并的此类实现产生具有最高分辨率图像的ROI，而ROI之外的范围具有较低分辨率图像。图3描绘依照实施例的按子成像器像素阵列200的MxN阵列形成的成像器片300。如以上所公开的，每个子成像器像素阵列是具有在光电二极管像素的阵列之中的晶片上子成像器读出电子设备的像素的mxn阵列。所描绘的配置具有子成像器的M=mL和N=nK阵列。每个子成像器的控制/读出线（即共享数字输出234、子成像器选择I/O236、和子成像器时钟I/O238）被连接到相应的可编程逻辑装置。例如，所描绘的实施例具有相应的复杂可编程逻辑装置CPLD11、CPLD21、…、CPLDK1、…CPLD1L、CPLD2L、…、CPLDKL，其从每个子成像器连接到相应的数据输入/输出（I/O）线（即，在一个装置和另一个装置之间一起传递数据、控制、和/或确认信号的多个数字线的集合，其中在一个实现中，数据线能在总线配置中操作（例如，共享的数据线））。基于当前CMOS晶片装配技术，对于50微米x50微米的像素大小和其中m=n=8的子成像器阵列，能在没有缝合（stitch）的情况下生产的最大的实施的成像器片300是MxN=60X80（即，2.4cmx3.2cm）。然而，实施的成像器不如此限制并且晶片装配技术应该允许能生产其它大小。对于行和列的数量的值MxN能基于成像器片的应用大小被选择，其中对于M和N的预确定的数量能彼此独立。多个成像器片300能基于成像器的用途而被对接到一起以形成成像器。按多个成像器片400形成的成像器的大小取决于成像器的应用。图4描绘依照实施例的成像器片300的一般本文档来自技高网...

【技术保护点】
1.一种成像器片，包括：子成像器像素阵列的阵列，所述子成像器像素阵列以行和列布置；所述子成像器像素阵列中的每个包含芯片上数字化电子设备读出电路和晶片衬底上分布的多个四面可对接成像器；所述四面可对接成像器中的每个，包含配置成要暴露于入射光子放射物的至少一个光电二极管；多个像素分组，从所述多个成像器之中形成；所述读出电子设备包含对于所述多个像素分组中的每个的缓冲放大器，并且连接到所述像素分组的每个四面可对接成像器的相应的输出；多个共享模拟前端，每个共享模拟前端连接到来自所述多个像素分组之中的相应的多个缓冲放大器；模拟到数字转换器，位于相对于所述多个共享模拟前端的公共质心位置，所述模拟到数字转换器具有选择输入/输出线以单独地选择来自所述多个共享模拟前端中的每个的输出；所述模拟到数字转换器具有在所述相应的多个缓冲放大器之间共享的共享数字输出线、和时钟输入线；其中来自相应的缓冲放大器的像素输出是通过所述选择输入/输出线上所提供的数据可寻址的，并且所述像素输出在所述共享数字输出线上提供。

【技术特征摘要】
【国外来华专利技术】2015.10.27 US 14/9238121.一种成像器片，包括：子成像器像素阵列的阵列，所述子成像器像素阵列以行和列布置；所述子成像器像素阵列中的每个包含芯片上数字化电子设备读出电路和晶片衬底上分布的多个四面可对接成像器；所述四面可对接成像器中的每个，包含配置成要暴露于入射光子放射物的至少一个光电二极管；多个像素分组，从所述多个成像器之中形成；所述读出电子设备包含对于所述多个像素分组中的每个的缓冲放大器，并且连接到所述像素分组的每个四面可对接成像器的相应的输出；多个共享模拟前端，每个共享模拟前端连接到来自所述多个像素分组之中的相应的多个缓冲放大器；模拟到数字转换器，位于相对于所述多个共享模拟前端的公共质心位置，所述模拟到数字转换器具有选择输入/输出线以单独地选择来自所述多个共享模拟前端中的每个的输出；所述模拟到数字转换器具有在所述相应的多个缓冲放大器之间共享的共享数字输出线、和时钟输入线；其中来自相应的缓冲放大器的像素输出是通过所述选择输入/输出线上所提供的数据可寻址的，并且所述像素输出在所述共享数字输出线上提供。2.如权利要求1所述的成像器片，包含可编程逻辑装置，所述可编程逻辑装置跨相应的数据输入/输出线与相应的模拟到数字转换器进行通信，所述相应的数据输入/输出线包含所述相应的模拟到数字转换器的所述共享数据输出线、所述选择输入/输出线、和所述时钟输入线。3.如权利要求2所述的成像器片，从组内选择的所述可编程逻辑装置包含复杂可编程逻辑装置、现场可编程门阵列、可编程阵列逻辑装置、微控制器、和专用集成电路。4.如权利要求2所述的成像器片，包含第一层的可编程逻辑装置，其跨所述相应的数据输入/输出线与相应的模拟到数字转换器的组进行通信，所述相应的数据输入/输出线包含配置成从相应的模拟到数字转换器的所述组之中寻址单独模拟到数字转换器的选择信号线。5.如权利要求4所述的成像器片，包含：并行数据总线、和数字控制器，所述数字控制器连接到所述第一层的可编程逻辑装置，所述数字控制器配置成执行促使所述数字控制器提供像素选择控制信号的指令；以及中央控制器，连接到第二层的可编程逻辑装置的输出，工作站配置成处理和重新构建来自所述子成像器的读出数据的图像。6.如权利要求4所述的成像器片，包含第二层的可编程逻辑装置，其与所述第一层的可编程逻辑装置进行通信，所述第二层的可编程逻辑装置具有将所述第二层的可编程逻辑装置连接到所述第一层的可编程逻辑装置的数据输入/输出线的数量，所述数据输入/输出线的数量比将所述第一层的可编程逻辑装置连接到相应的模拟到数字转换器的所述组的所述相应的数据输入/输出线的数量更少。7.如权利要求6所述的成像器片，包含：并行数据总线、和数字控制器，所述数据控制器连接到所述第二层的可编程逻辑装置，所述数字控制器配置成执行促使所述数字控制器提供像素选择控制信号的指令；以及中央控制器，连接到所述第二层的可编程逻辑装置的输出，所述工作站配置成处理和重新构建来自所述子成像器的读出数据的图像。8.如权利要求1所述的成像器片，所述缓冲放大器位于对于所述像素分组的每个四面可对接成像器像素为公共的质心。9.如权利要求8所述的成像器片，包含相应的电路迹线，所述相应的电路迹线对称地位于从所述像素分组的每个四面可对接成像器像素到所述缓冲放大器的输入。10.如权利要求1所述的成像器片，包含：冗余输出路径，其将所述子成像器像素阵列中的第一个连接到所述子成像器像素阵列中的毗邻一个；以及控制开关，其配置成在数字控制器的控制下闭合所述冗余输出路径。11.一种半导体成像器，包括：多个四面可对接成像器像素，每个包含配置成要暴露于入射光子放射物的光电二极管；...

【专利技术属性】
技术研发人员：II库亚达，BD亚诺夫，JD肖尔特，郭建军，B雅各布，
申请(专利权)人：通用电气公司，
类型：发明
国别省市：美国,US