基于高速串行通信的接口桥接电路及其方法技术

本发明专利技术实施例公开了一种基于高速串行通信的接口桥接电路及其方法。该接口桥接电路包括PCIE接口模块、AXI总线模块、芯片链路模块、转换模块、Serdes接口模块和控制模块，用于实现AI运算加速板卡与主机之间连接的PCIE接口到AI加速处理芯片配置的Serdes接口之间的转换。本发明专利技术实施例实现了AI加速处理芯片与上位主机之间以及级联的多个AI加速处理芯片之间的高速互联通信，提升了单个AI运算加速板卡的运算处理能力，并降低了AI加速处理芯片之间的接口复杂度。

Interface bridge circuit and method based on high speed serial communication

The embodiment of the invention discloses an interface bridge circuit and a method based on high-speed serial communication. The interface bridge circuit includes the PCIE interface module, the AXI bus module, the chip link module, the conversion module, the Serdes interface module and the control module, which can be used to realize the conversion of the PCIE interface between the PCIE interface between the AI operation acceleration board and the host to the Serdes interface of the AI acceleration processing chip configuration. The invention implements the high speed interconnected communication between the AI acceleration processing chip and the host host and the cascade multiple AI acceleration processing chips, improves the operation and processing ability of the single AI operation acceleration board, and reduces the interface complexity between the AI acceleration processing chips.

【技术实现步骤摘要】
基于高速串行通信的接口桥接电路及其方法
本专利技术涉及接口处理技术，特别是涉及一种基于高速串行通信的接口桥接电路及其方法。
技术介绍
随着互联网和信息行业的快速发展，各种声音、图像、视频数据均呈井喷式的发展，大数据处理已经逐步取代传统的人工数据处理，而人工智能(简称AI)技术的应用使得大数据分析处理能力得到再一次飞跃。深度学习技术引发了人工智能应用的高速发展，引领人类由信息时代进入智能时代。深度学习本质是一种机器学习技术，需要强大的硬件计算能力，来完成复杂的数据处理和运算。对于如此庞大的数据处理和运算，现有的人工智能解决方案中，采用专用的AI加速处理芯片执行深度学习运算，但是即使单个超高性能的AI加速处理芯片，其处理能力也远远达不到运算需求。为了满足大规模数据的处理需求，技术人员开始使用多个AI加速处理芯片组成计算集群来构建AI运算加速板卡，并通过高速接口(如外围组件快速互连PCIE接口)与主机CPU通信连接，从而构成深度学习服务器系统，极大地提升了深度学习的运算处理能力。但是，对于这种由上位主机和AI运算加速板卡构成的深度学习服务器系统，如何实现AI加速处理芯片与上位主机之间以及AI加速处理芯片与另一AI加速处理芯片之间的高速互联通信是决定其运算处理能力的关键瓶颈。
技术实现思路
为了解决上述问题，根据本专利技术的一个方面，提出一种基于高速串行通信的接口桥接电路，该接口桥接电路包括：PCIE接口模块，用于接收主机CPU发送的数据，并将所述数据转换为并行数据；AXI总线模块，用于将所述并行数据中的待运算数据分发给芯片链路模块，将所述并行数据中的控制命令分发给控制模块；芯片链路模块，用于对所述待运算数据进行存取；转换模块，用于将芯片链路模块存取的并行待运算数据转换为串行数据；Serdes接口模块，用于将转换后的所述串行数据发送给AI加速处理芯片进行处理；控制模块，用于接收所述AXI总线模块分发的控制命令，根据所述控制命令对AI加速处理芯片进行控制、调度。在一些实施方式中，所述Serdes接口模块还用于接收AI加速处理芯片返回的运算结果数据。在一些实施方式中，所述转换模块还用于将所述AI加速处理芯片返回的运算结果数据转换为并行数据。在一些实施方式中，所述芯片链路模块还用于对所述AI加速处理芯片返回的运算结果数据进行存取。在一些实施方式中，所述AXI总线模块还用于向所述PCIE接口模块传输所述AI加速处理芯片返回的运算结果数据。在一些实施方式中，所述PCIE接口模块还用于将所述AI加速处理芯片返回的运算结果数据传输给主机。在一些实施方式中，所述控制模块包括AXI转APB桥接模块和控制端口；所述AXI转APB桥接模块用于对接收自AXI总线模块的所述控制命令进行逻辑转换，转换为APB外围总线协议格式，并发送给所述控制端口；所述控制端口用于对AI加速处理芯片进行控制、调度。在一些实施方式中，所述控制端口包括I2C控制端口和PWM控制端口。在一些实施方式中，所述AI加速处理芯片包括ASIC处理芯片。在一些实施方式中，所述AI加速处理芯片包括张量处理单元TPU。根据本专利技术的另一个方面，提出一种基于高速串行通信的接口桥接方法，所述方法包括：通过PCIE接口模块接收主机CPU发送的数据，并将所述数据转换为并行数据；将所述并行数据中的待运算数据通过AXI总线模块发送给芯片链路模块进行存取；将存取的待运算数据转换为串行数据；将转换后的所述串行数据通过Serdes接口模块发送给AI加速处理芯片进行处理。在一些实施方式中，所述方法还包括：将所述并行数据中的控制命令通过AXI总线模块发送给控制模块。在一些实施方式中，所述将所述并行数据中的控制命令通过AXI总线模块发送给控制模块包括：将所述并行数据中的控制命令通过AXI总线模块发送给AXI转APB桥接模块进行逻辑转换；将转换后的控制命令发送给相应的控制端口。在一些实施方式中，所述控制端口包括I2C控制端口和PWM控制端口，用于对AI加速处理芯片进行控制、调度。在一些实施方式中，所述AI加速处理芯片包括ASIC处理芯片。在一些实施方式中，所述AI加速处理芯片包括张量处理单元TPU。根据本专利技术的另一个方面，提出一种基于高速串行通信的接口桥接方法，其特征在于，所述方法包括：通过Serdes接口模块接收AI加速处理芯片发送的运算结果数据；将所述运算结果数据转换为并行数据；将所述并行数据发送给芯片链路模块进行存取；将存取的所述运算结果数据通过AXI总线模块发送给PCIE接口模块，经由PCIE接口模块发送给主机CPU。本专利技术实施例实现了PCIE接口与Serdes接口的桥接转换，并将其应用于多个AI加速处理芯片级联的AI运算加速板卡中，实现了AI加速处理芯片与上位主机之间以及级联的多个AI加速处理芯片之间的高速互联通信，提升了单个AI运算板卡的运算处理能力，并降低了AI加速处理芯片之间的接口复杂度。附图说明图1是根据本专利技术一实施例的AI运算加速板卡的结构示意图；图2是根据本专利技术一实施例的接口桥接电路的结构示意图；图3是根据本专利技术一实施例的接口桥接方法的流程图；图4是根据本专利技术另一实施例的接口桥接方法的流程图；图5是根据本专利技术另一实施例的接口桥接方法的流程图；图6是根据本专利技术另一实施例的接口桥接方法的流程图。具体实施方式为使本专利技术的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本专利技术进一步详细说明。图1是根据本专利技术一实施例的可配置硬件算力的AI运算加速板卡100的结构示意图。如图1所示，所述AI运算加速板卡100包括PCIE接口10、接口桥接电路20、N个AI加速处理芯片30以及与所述N个AI加速处理芯片对应的N个电源管理芯片(PMIC)40，N为大于或等于1的整数，其中：PCIE接口10用于连接主机的PCIE插槽，接收主机CPU发送的数据，并将主机CPU发送的数据发送给接口桥接电路20。同时，PCIE接口10还用于向主机CPU返回AI加速处理芯片30的运算结果数据。接口桥接电路20用于将PCIE接口转换为与AI加速处理芯片30适配的Serdes接口，将主机发送的数据中的待运算数据经由Serdes接口发送给AI加速处理芯片30进行处理。同时，接口桥接电路20还用于接收AI加速处理芯片30返回的运算结果数据，并经由PCIE接口10传输给主机CPU。在一些实施方式中，接口桥接电路20还包括对AI运算加速板卡的控制功能，例如对电源管理芯片的上电时序控制、对AI加速处理芯片的控制、调度等。AI加速处理芯片30用于基于主机CPU发送的待运算数据执行AI运算加速处理，并向接口桥接电路20返回运算结果数据。AI加速处理芯片30分别配置两个Serdes接口，一个Serdes接口用于与上一级AI加速处理芯片或接口桥接电路进行数据通信，另一个Serdes接口用于与下一级AI加速处理芯片进行数据通信。在一些实施方式中，所述AI加速处理芯片采用ASIC处理芯片实现，所述AI运算包括深度学习计算。在一些实施方式中，所述AI加速处理芯片还可以采用Google公司的张量处理单元(TensorProcessingUnit，简称TPU)来实现。电源管理芯片40用于对AI加速处理芯片进行供电，实现电源管理的功本文档来自技高网...

【技术保护点】
1.一种基于高速串行通信的接口桥接电路，其特征在于，包括：PCIE接口模块，用于接收主机CPU发送的数据，并将所述数据转换为并行数据；AXI总线模块，用于将所述并行数据中的待运算数据分发给芯片链路模块，将所述并行数据中的控制命令分发给控制模块；芯片链路模块，用于对所述待运算数据进行存取；转换模块，用于将芯片链路模块存取的并行待运算数据转换为串行数据；Serdes接口模块，用于将转换后的所述串行数据发送给AI加速处理芯片进行处理；控制模块，用于接收所述AXI总线模块分发的控制命令，根据所述控制命令对AI加速处理芯片进行控制、调度。

【技术特征摘要】
1.一种基于高速串行通信的接口桥接电路，其特征在于，包括：PCIE接口模块，用于接收主机CPU发送的数据，并将所述数据转换为并行数据；AXI总线模块，用于将所述并行数据中的待运算数据分发给芯片链路模块，将所述并行数据中的控制命令分发给控制模块；芯片链路模块，用于对所述待运算数据进行存取；转换模块，用于将芯片链路模块存取的并行待运算数据转换为串行数据；Serdes接口模块，用于将转换后的所述串行数据发送给AI加速处理芯片进行处理；控制模块，用于接收所述AXI总线模块分发的控制命令，根据所述控制命令对AI加速处理芯片进行控制、调度。2.根据权利要求1所述的接口桥接电路，其特征在于，所述Serdes接口模块还用于接收AI加速处理芯片返回的运算结果数据。3.根据权利要求2所述的接口桥接电路，其特征在于，所述转换模块还用于将所述AI加速处理芯片返回的运算结果数据转换为并行数据。4.根据权利要求3所述的接口桥接电路，其特征在于，所述芯片链路模块还用于对所述AI加速处理芯片返回的运算结果数据进行存取。5.根据权利要求4所述的接口桥接电路，其特征在于，所述AXI总线模块还用于向所述PCIE接口模块传输所述AI加速处理芯片返回的运算结果数据。6.根据权利要求5所述的接口桥接电路，其特征在于，所述PCIE接口模块还用于将所述AI加速处理芯片返回的运算结果数据传输给主机。7.根据权利要求1所述的接口桥接电路，其特征在于，所述控制模块包括AXI转APB桥接模块和控制端口；所述AXI转APB桥接模块用于对接收自AXI总线模块的所述控制命令进行逻辑转换，转换为APB外围总线协议格式，并发送给所述控制端口；所述控制端口用于对AI加速处理芯片进行控制、调度。8.根据权利要求7所述的接口桥接电路，其特征在于，所述控制端口包括I2C控制端口和PWM控...

【专利技术属性】
技术研发人员：彭浩，李超，吴旭峰，
申请(专利权)人：算丰科技北京有限公司，
类型：发明
国别省市：北京,11