低压总线信号锁存器制造技术

本实用新型专利技术涉及低压总线信号锁存器，低压总线信号锁存器由两个低阈值反相器构成，通过第二反相器产生一个较小的正向反馈电流回流到第一反相器的输入端，这样可以有效的增加电平过渡时期的输入电流，使电路快速进入到输入电平的正常状态，并通过反馈将这一输入电平进行锁存，即将最后的电平信号锁在一个稳定的状态，直到下一个总线信号的来到。当电路具有锁存功能，即使总线在无效状态时，总线节点的输入端也一直会维持在上一输入信号的状态。第一第二反相器采用低阈值电压的CMOS管构成，并且第二反相器中使用的肖特基势垒二极管实现了总线信号锁存电路在低压条件下的正常工作。

Low voltage bus signal latch

The utility model relates to a low voltage bus signal latch. The low voltage bus signal latch is made up of two low threshold inverters. A small forward feedback current is generated by the second inverter to return to the input of the first inverter. This can effectively increase the input current of the level transition period, so that the circuit can enter quickly. To the normal state of the input level, the input level is latched through feedback, and the final level signal is locked in a stable state until the next bus signal comes. When the circuit has latch function, even if the bus is in invalid state, the input terminals of the bus node will also remain in the state of the last input signal. The first second inverter is composed of a CMOS tube with low threshold voltage, and the Schottky barrier diode used in the second inverter realizes the normal operation of the bus signal latch circuit under low voltage conditions.

【技术实现步骤摘要】
低压总线信号锁存器
本技术涉及电子电路领域，具体涉及低压总线信号锁存器。
技术介绍
总线信号锁存器是通过反相器对来自输出信号的输入端口的正反馈，其形成了双稳态电路(锁存的)。总线信号锁存器被用于防止如下情形：当其连接至三态网络时，互补金属氧化物半导体CMOS门输入得到浮动值。另外，门中的两个晶体管应当被打开，由此电源和地将被短路，这将毁坏CMOS门。总线信号锁存器通过将输入上拉至网络上最后一个有效的逻辑水平(0或1)来防止这种情形。这种电路通常与三态网络并行地布置在一起。由常规阈值器件构成的总线信号锁存器可以工作在TTL(Transistor-TransistorLogic)和CMOS(ComplementaryMetalOxideSemicondutor)逻辑电平下，但是随着技术和工艺的发展以及设备低功耗等要求，供电电压越来越低，LVTTL(LowVoltageTTL)和LVCMOS(LowVoltageCMOS)分别在TTL和CMOS的基础上发展起来。LVTTL和LVMOS常用的供电电压有3.3V、2.5V、1.8V，一些处理器等高速芯片还会用到更低的逻辑电平。当常规阈值器件构成的总线信号锁存器运用于LVTTL和LVCMOS甚至电压更低的逻辑电平时，会出现功能失效的情况。通常反相器的最低工作电压必须高于N管的阈值电压与P管阈值电压之和，否则将会出现电源到地的漏电，电路不能正常工作。常规器件的阈值电压在0.7V左右，限制了电源电压的范围。在总线信号由低跳高时，上拉通路无足够反馈电流流过，对信号无锁存功能。如果这时总线信号消失，端口信号为不定态，不能保持在上一有效的逻辑电平状态。因此，需要提供一种能够在低压电源条件下工作的总线信号锁存器，以解决上面提到的问题。
技术实现思路
针对现有技术的不足，本技术提出一种低压总线信号锁存器，在本技术中，使用了导通阈值更低的肖特基二极管，使其在更低的逻辑电平条件下仍然具有总线数据锁存功能，并且具有更好的抗高频噪声特性。本技术采用如下技术方案：低压总线信号锁存器电路，包括晶体管P1、晶体管N1、晶体管P2、晶体管N2和二极管D1；所述晶体管P1的栅极与N1的栅极连接，并作为锁存器电路的数据输入端，P1的漏极与N1的漏极连接，并作为锁存器电路的数据输出端；P1的源极与电源连接，N1的源极接地；所述晶体管P2的栅极、N2的栅极与数据输出端连接，P2的源极与电源连接，N2的源极接地，P2的漏极通过二极管D1与N2的漏极、数据输入端连接。所述晶体管P1、P2为PMOS晶体管，所述晶体管N1、N2为NMOS型晶体管。所述二极管为肖特基二极管。所述二极管的阳极与P2的漏极连接，阴极与数据输入端连接。所述晶体管P1与N1构成第一反相器，所述晶体管P2与N2构成第二反相器。所述晶体管P1、晶体管N1、晶体管P2、晶体管N2为低阈值器件，低阈值器件的阈值电压为0.2V～0.4V。本技术的有益效果及优点：1.本技术采用两个低阈值反相器结合，实现低电源电压条件下，反相器能正常工作。2.本技术采用串联肖特基势垒二极管，实现低电源电压条件下，具有总线数据锁存功能。附图说明图1为本技术低压总线信号锁存器电路。图2为本技术与现有技术反馈电流能力的对比图。具体实施方式下面结合附图对本技术做详细说明。图1给出了本技术的低压总线信号锁存器，包括由两对互补反相器，P1、N1是一对互补反相器，P2、N2组成另一对反相器，D1采用的是开启电压低的肖特基势垒二极管。两组反相器均由低阈值器件构成，低阈值器件的阈值电压在0.3V左右，保证在电源低至1V时，反相器仍能正常工作。低电压条件下，假设信号从数据输入端输入，先由第一对反相器将其反转180度(节点1→2)，然后再经过第二个起锁存作用的反相器继续反转180度(节点3→4)，信号由高变低时，N2管开启起下拉锁定作用，信号由低变高时，P2、D1管开启起上拉锁定作用。信号反转360度之后反馈给了输入端(节点4→1)，这样两个反相器的反馈结果就构成了一个信号锁存器，在外部总线信号不发生变化时，它将持续地保存最后输入状态(确定的高或者低)。本技术采用肖特基势垒二极管是利用金属-半导体接面作为肖特基势垒，以产生整流效果。肖特基势垒是贵金属(金、银、铝、铂等)A为正极，以N型半导体B为负极，利用二者接触面上形成的势垒具有整流特性而制成的金属-半导体器件。因为N型半导体中存在着大量的电子，贵金属中仅有极少量的自由电子，所以电子便从浓度高的B中向浓度低的A中扩散。显然，金属A中没有空穴，也就不存在空穴自A向B的扩散运动。随着电子不断从B扩散到A，B表面电子浓度逐渐降低，表面电中性被破坏，于是就形成势垒，其电场方向为B→A。但在该电场作用之下，A中的电子也会产生从A→B的漂移运动，从而消弱了由于扩散运动而形成的电场。当建立起一定宽度的空间电荷区后，电场引起的电子漂移运动和浓度不同引起的电子扩散运动达到相对的平衡，便形成了肖特基势垒。肖特基势垒的这种特性使得肖特基二极管的导通电压较低。普通二极管在电流流过时，会产生约0.7-1.7V的电压降，肖特基势垒二极管的电压降只有0.15-0.4V。以LVCMOS-1.8V电源逻辑电平为例，总线输入端口与电源之间同样只有0.63V的压差，这个压差超过肖特基二极管的导通压降0.4V，D1和P2组成的上拉通路将打开，在总线信号由低跳高时，上拉通路会有反馈电流流过，对信号进行锁存。即使这时总线信号消失，端口信号也将会维持在高电平状态。肖特基势垒的这种特性可以提高切换的速度。肖特基二极管由流过正向电流的导通状态，切换到截止状态所需的时间要远远小于普通二极管。普通二极管的反向恢复时间大约是数百ns，即使是高速二极管也要有数十ns，肖特基二极管没有反向恢复时间，因此小信号的肖特基二极管切换时间约为数十ps，特殊的大容量肖特基二极管切换时间也才数十ps。由于普通二极管在反向恢复时间内会因反向电流而造成EMI噪声。肖特基二极管可以立即切换，没有反向恢复时间及反向电流，可以对改善高速接口的EMI噪声问题。图1给出了本技术的低压总线信号锁存器电路，其中P1、P2是低阈值PMOS器件，N1、N2是低阈值NMOS器件，D1是肖特基势垒二极管。信号从数据输入端输入，先由第一反相器将其反转180度，然后再经过第二反相器继续反转180度；其中高电平经P2管和肖特基二极管反馈回数据输入端，低电平经N2管反馈回数据输入端；信号反转360度之后反馈给数据输入端，使两个反相器的反馈结果构成一个信号锁存器。信号由高变低时，晶体管N2开启下拉锁定；信号由低变高时，P2、D1开启起上拉锁定。低压总线信号锁存器电路的锁存方法，用于低电压条件，即电压范围为1.2V～1.8V。当从数据输入端输入的信号不发生变化时，数据输出端持续保存最后输入状态。图2所示为本技术总线信号锁存器与现有技术总线信号锁存器在低电压(VCC＝1.8V)条件下，信号跳变过程中，反馈电流能力的对比图。从图中可以明显看到，现有技术总线信号锁存器信号由低向高电平翻转的瞬间，反馈电流只有2.118μA，根本起不到锁存作用，而本技术低压总线信号锁存器却可以达本文档来自技高网...

【技术保护点】
1.低压总线信号锁存器电路，其特征在于，包括晶体管P1、晶体管N1、晶体管P2、晶体管N2和二极管D1；所述晶体管P1的栅极与N1的栅极连接，并作为锁存器电路的数据输入端，P1的漏极与N1的漏极连接，并作为锁存器电路的数据输出端；P1的源极与电源连接，N1的源极接地；所述晶体管P2的栅极、N2的栅极与数据输出端连接，P2的源极与电源连接，N2的源极接地，P2的漏极通过二极管D1与N2的漏极、数据输入端连接。

【技术特征摘要】
1.低压总线信号锁存器电路，其特征在于，包括晶体管P1、晶体管N1、晶体管P2、晶体管N2和二极管D1；所述晶体管P1的栅极与N1的栅极连接，并作为锁存器电路的数据输入端，P1的漏极与N1的漏极连接，并作为锁存器电路的数据输出端；P1的源极与电源连接，N1的源极接地；所述晶体管P2的栅极、N2的栅极与数据输出端连接，P2的源极与电源连接，N2的源极接地，P2的漏极通过二极管D1与N2的漏极、数据输入端连接。2.如权利要求1所述低压总线信号锁存器电路，其特征在于，所述晶体管P1、P2为PMOS晶体管，所述晶体管N...

【专利技术属性】
技术研发人员：林雨佳，
申请(专利权)人：中国电子科技集团公司第四十七研究所，
类型：新型
国别省市：辽宁,21