通信接口电路及通信方法技术

本发明专利技术公开了一种通信接口电路及通信方法。其中，该通信接口电路包括：主控芯片，其中，所述主控芯片包括通信接口；连接器，通过并行总线与所述通信接口连接，其中，所述并行总线中的部分或全部信号线均设有上拉电路。本发明专利技术解决了现有技术的主控芯片通过连接器相连，而导致通讯信号不稳定的技术问题。

【技术实现步骤摘要】
通信接口电路及通信方法
本专利技术涉及电路领域，具体而言，涉及一种通信接口电路及通信方法。
技术介绍
两种MCU(主控芯片)芯片之间的高速通讯信号常采用并行总线进行通信，包含并行地址总线、并行数据总线、并行控制总线，他们之间的地址、数据、控制总线会通过排针相连的方式进行信号通信，在现有电路中，MCU的高速总线接口和排针之间一般会串接一电阻进行限流，防止电流过大损坏MCU芯片，但通过排针连接，线路寄生电感比较大，通讯频率非常高，很容易会引起干扰，在信号传输时会出现通讯信号不稳定情况，影响两个MCU之间进行高速总线信号通信，导致系统进入非正常模式而使得产品无法正常工作。针对上述现有技术的主控芯片通过连接器相连，而导致通讯信号不稳定的问题，目前尚未提出有效的解决方案。
技术实现思路
本专利技术实施例提供了一种通信接口电路及通信方法，以至少解决现有技术的主控芯片通过连接器相连，而导致通讯信号不稳定的技术问题。根据本专利技术实施例的一个方面，提供了一种通信接口电路，包括：主控芯片，其中，所述主控芯片包括通信接口；连接器，通过并行总线与所述通信接口连接，其中，所述并行总线中的部分或全部信号线均设有上拉电路。进一步地，所述通信接口电路包括:在所述主控芯片与所述连接器之间的每条所述信号线上，设置有限流电阻；所述上拉电路设置在所述限流电阻与所述连接器之间。进一步地，所述主控芯片包括：第一主控芯片和第二主控芯片，其中，所述第一主控芯片和所述第二主控芯片分别通过所述并行总线与所述连接器相连。进一步地，所述通信接口电路还包括：电源；所述上拉电路包括：上拉电阻；所述并行总线通过所述上拉电阻与所述电源相连。进一步地，所述并行总线中的所述信号线通过所述上拉电阻与所述电源相连包括：所述并行总线中的部分或全部所述信号线均通过所述信号线对应的上拉电阻与所述电源相连。进一步地，所述并行总线中的所述信号线通过所述上拉电阻与所述电源相连包括：所述并行总线中的部分或全部所述信号线通过同一个所述上拉电阻与所述电源相连。进一步地，所述并行总线包括：地址总线、控制总线、数据总线。进一步地，所述连接器包括：排针。根据本专利技术实施例的另一方面，还提供了一种通信方法，包括：通过第一主控芯片产生信号；对所述信号在并行总线中通过上拉电路处理后传输至连接器，其中，所述并行总线连接在所述连接器与所述第一主控芯片之间，所述并行总线中的部分或全部信号线均设有所述上拉电路。进一步地，所述通信方法还包括：通过所述连接器接收所述信号；将所述信号在所述并行总线中通过所述上拉电路处理后传输至第二主控芯片，其中，所述并行总线连接在所述连接器与所述第二主控芯片之间，所述并行总线中的部分或全部信号线均设有所述上拉电路。在本专利技术实施例中，并行总线连接在主控芯片的通信接口与连接器之间，主控芯片产生的信号通过经过通信接口和并行总线传输至连接器中，或在连接器接收到信号后，通过并行总线传输至主控芯片中，其中，并行总线中的部分或全部信号线上均设有上拉电路，信号在并行总线上传输过程中，信号在受到上拉电路的处理后，从而使信号在主控芯片与连接器之间的并行总线上传输的过程中，能够降低由于线路寄生电感所造成的干扰，使主控芯片在通讯频率较高的情况下，能够保证通讯信号的稳定，进而解决了现有技术的主控芯片通过连接器相连，而导致通讯信号不稳定的技术问题。附图说明此处所说明的附图用来提供对本专利技术的进一步理解，构成本申请的一部分，本专利技术的示意性实施例及其说明用于解释本专利技术，并不构成对本专利技术的不当限定。在附图中：图1是根据本专利技术实施例的一种通信接口电路的示意图；图2是根据本专利技术实施例的并行总线通信接口电路的示意图一；图3是根据本专利技术实施例的并行总线通信接口电路的示意图二；图4是根据本专利技术实施例的通信方法的流程图。具体实施方式为了使本
的人员更好地理解本专利技术方案，下面将结合本专利技术实施例中的附图，对本专利技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本专利技术一部分的实施例，而不是全部的实施例。基于本专利技术中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本专利技术保护的范围。需要说明的是，本专利技术的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本专利技术的实施例能够以除了在这里图示或描述的那些以外的顺序实施。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。图1是根据本专利技术实施例的一种通信接口电路的示意图，如图1所示，该装置可以包括：主控芯片11，其中，主控芯片包括通信接口；连接器13，通过并行总线15与通信接口连接，其中，并行总线中的部分或全部信号线均设有上拉电路。根据本专利技术上述实施例，并行总线连接在主控芯片的通信接口与连接器之间，主控芯片产生的信号通过经过通信接口和并行总线传输至连接器中，或在连接器接收到信号后，通过并行总线传输至主控芯片中，其中，并行总线中的部分或全部信号线上均设有上拉电路，信号在并行总线上传输过程中，信号在受到上拉电路的处理后，从而使信号在主控芯片与连接器之间的并行总线上传输的过程中，能够降低由于线路寄生电感所造成的干扰，使主控芯片在通讯频率较高的情况下，能够保证通讯信号的稳定，进而解决了现有技术的主控芯片通过连接器相连，而导致通讯信号不稳定的技术问题。可选地，主控芯片的通信接口可以是主控芯片的引脚。可选地，并行总线为用于连接主控芯片的各个接口与连接器的各个接口之间的多个信号线，其中，多个信号线并行设置，主控芯片可以产生多个信号，每个信号分别通过对应的信号线并行传输。可选地，主控芯片可以是MCU芯片，其中，MCU全称为MicrocontrollerUnit，又称单片机微型计算机(SingleChipMicrocomputer)或者单片机，是把中央处理器的频率与规格做适当缩减，并将内存、计数器、USB等周边接口整合在单一芯片上，形成芯片级计算机，为不同的应用场合做不同的组合。可选地，主控芯片可以是DSP芯片，其中，DSP的全称为DigitalSignalProcessing，即数字信号处理技术，DSP芯片即指能够实现数字信号处理技术的芯片。可选地，主控芯片可以是FPGA芯片，其中，FPGA的全称为Field-ProgrammableGateArray，即现场可编程门阵列，是作为专用集成电路(ASIC)领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。需要说明的是，上拉就是将不确定的信号通过一个电阻钳位在高电平，电阻同时起限流作用。作为一种可选的实施例，通信接口电路包括:在主控芯片与连接器之间的每条信号线上，设置有限流电阻；上拉电路设置在限流电阻与连接器之间。采用本专利技术上述实施例，在主控芯片与连接器之间的每条信号线上，设置有限流电阻可以对信号线上传输的信号进行限流，防止电流过大导致主控芯片被本文档来自技高网...

【技术保护点】
1.一种通信接口电路，其特征在于，包括：主控芯片，其中，所述主控芯片包括通信接口；连接器，通过并行总线与所述通信接口连接，其中，所述并行总线中的部分或全部信号线均设有上拉电路。

【技术特征摘要】
2017.11.07 CN 20171108792731.一种通信接口电路，其特征在于，包括：主控芯片，其中，所述主控芯片包括通信接口；连接器，通过并行总线与所述通信接口连接，其中，所述并行总线中的部分或全部信号线均设有上拉电路。2.根据权利要求1所述的通信接口电路，其特征在于，所述通信接口电路包括:在所述主控芯片与所述连接器之间的每条所述信号线上，设置有限流电阻；所述上拉电路设置在所述限流电阻与所述连接器之间。3.根据权利要求1所述的通信接口电路，其特征在于，所述主控芯片包括：第一主控芯片和第二主控芯片，其中，所述第一主控芯片和所述第二主控芯片分别通过所述并行总线与所述连接器相连。4.根据权利要求1至3中任一项所述的通信接口电路，其特征在于，所述通信接口电路还包括：电源；所述上拉电路包括：上拉电阻；所述并行总线通过所述上拉电阻与所述电源相连。5.根据权利要求4所述的通信接口电路，其特征在于，所述并行总线中的所述信号线通过所述上拉电阻与所述电源相连包括：所述并行...

【专利技术属性】
技术研发人员：谭建明，胡余生，贾卫东，刘亚祥，樊柳芝，罗达智，经琦，谭章德，
申请(专利权)人：珠海格力节能环保制冷技术研究中心有限公司，
类型：发明
国别省市：广东,44