半导体器件及其制造方法技术

本发明专利技术的实施例提供了一种半导体器件，包括存储器电路和逻辑电路。存储器电路包括字线、位线、公共线和具有连接至字线的栅极、连接至位线的漏极和连接至公共线的源极的存储器晶体管。逻辑电路包括具有栅极、漏极和源极的场效应晶体管(FET)。存储器晶体管具有形成在栅极介电层上的栅电极层，并且栅极介电层包括第一绝缘层和第一铁电(FE)材料层。FET具有形成在栅极介电层上的栅电极层，以及栅极介电层包括第二绝缘层和第二FE材料层。本发明专利技术的实施例还提供了形成该半导体器件的方法。

【技术实现步骤摘要】
半导体器件及其制造方法
本专利技术的实施例涉及半导体集成电路，更具体地，涉及具有在一个芯片内的铁电存储器电路和逻辑电路的半导体器件及其制造工艺。
技术介绍
随着半导体产业已经进入纳米级技术工艺节点以追求更高的器件密度，更高的性能和更低的成本，因此期望将具有各个功能的逻辑电路与非易失性存储器电路结合且合并在一个芯片内。作为非易失性存储器单元，铁电随机存取存储器(FERAM)提供高密度、低功耗、高速度和低制造成本。FERAM与静态随机存取存储器(SRAM)和/或动态随机存取存储器(DRAM)相比的一个优势是其显著的更小的尺寸(SRAM单元的尺寸的约三分之一至约四分之一)。
技术实现思路
根据本专利技术的一个方面，提供了一种半导体器件，包括：存储器电路，包括：字线；位线；公共线；和存储器晶体管，具有连接至所述字线的栅极、连接至所述位线的漏极以及连接至所述公共线的源极；以及逻辑电路，包括：场效应晶体管(FET)，具有栅极、漏极和源极，其中：所述存储器晶体管的所述栅极具有形成在栅极介电层上的栅电极层，所述栅极介电层包括第一绝缘层和第一铁电(FE)材料层，以及所述场效应晶体管的所述栅极具有形成在栅极介电层上的栅电极层，所述栅极介电层包括第二绝缘层和第二铁电材料层。根据本专利技术的另一个方面，提供了一种用于制造包括存储器电路和逻辑电路的半导体器件的方法，所述方法包括：在衬底中形成隔离区以限定存储器区和逻辑区；在所述存储器区和所述逻辑区上方形成绝缘层；减小所述存储器区的所述绝缘层的厚度；在所述存储器区的减小厚度的所述绝缘层和所述逻辑区的所述绝缘层上方形成铁电(FE)材料层；在所述铁电材料层上方形成导电材料层；图案化所述导电材料层和所述铁电材料层；形成侧壁间隔件层；通过使用栅极替代技术来形成金属栅极结构，从而在所述存储器区中形成存储器栅极结构，并且在所述逻辑区中形成逻辑栅极结构。根据本专利技术的又一个方面，提供了一种制造包括存储器电路和逻辑电路的半导体器件的方法，所述方法包括：在衬底中形成隔离区以限定存储器区和逻辑区；在所述存储器区和所述逻辑区上方形成绝缘层；减小所述逻辑区的所述绝缘层的厚度；在所述存储器区的所述绝缘层和所述逻辑区的减小厚度的所述绝缘层上方形成铁电(FE)材料层；在所述铁电材料层上方形成导电材料层；图案化所述导电材料层和所述铁电材料层；形成侧壁间隔件层；通过使用栅极替代技术来形成金属栅极结构，从而在所述存储器区中形成存储器栅极结构，并且在所述逻辑区中形成逻辑栅极结构。附图说明当结合附图进行阅读时，从以下详细描述可最佳地理解本专利技术的各个方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增大或减小。图1A示出FERAM单元的示例性电路图，以及图1B示出根据本专利技术的一个实施例的FERAM单元的示例性截面图。图2A示出互补金属氧化物半导体(CMOS)反相器电路的示例性电路布局，以及图2B示出根据本专利技术的一个实施例的CMOS反相器的一个场效应晶体管(FET)的示例性截面图。图3至图7B示出根据本专利技术的一个实施例的用于制造具有FERAM电路和逻辑电路的半导体器件的顺序工艺的示例性截面图。图8至图12B示出根据本专利技术的另一实施例的用于制造具有FERAM电路和逻辑电路的半导体器件的顺序工艺的示例性截面图。具体实施方式应当理解，以下公开内容提供了许多用于实现本专利技术的不同特征的不同实施例或实例。下面描述了组件和布置的具体实施例或实例以简化本专利技术。当然，这些仅仅是实例，而不旨在限制本专利技术。例如，元件的尺寸不限于所公开的范围或值，但可能依赖于工艺条件和/或器件所需的性能。此外，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件以直接接触的方式形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。为了简明和清楚，各个部件可任意地以不同比例绘制。而且，为了便于描述，在此可以使用诸如“在…下方”、“在…之下”、“下部”、“在…之上”、“上部”等空间相对术语以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，并且在此使用的空间相对描述符可以同样地作出相应的解释。此外，术语“由...制成”可能意味着“包括”或“由...组成”。在本实施例中，半导体器件包括非易失性存储器(NVM)单元，特别是铁电(FE)存储器单元和逻辑电路。在本专利技术中，采用1-晶体管(1T)型FERAM。图1A示出1T型FERAM单元的示例性电路图，以及图1B示出根据本专利技术的一个实施例的1T型FERAM单元的示例性截面图。1T型FERAM还被称为铁电浮置栅极随机存取存储器(FFRAM)。如图1A所示，FERAM电路的一个单元包括字线WL、位线BL、公共线SL以及具有连接至字线的栅极、连接至位线的漏极和连接至公共线的源极的存储器晶体管MT。在图1B中，在由绝缘隔离区112(还称为浅沟槽隔离(STI))围绕的有源区上形成存储器晶体管MT，其中，绝缘隔离区112形成在衬底110上。存储晶体管MT包括在衬底110的沟道区上依次堆叠的绝缘层130、铁电(FE)材料层140、中间导电层150和栅电极160。绝缘层130和铁电(FE)材料层140的组合可以称为栅极介电层。衬底110可以是Si、SiGe、SiC或III-V族半导体。在本实施例中，使用Si衬底。还在衬底100的表面中形成具有轻掺杂的漏极(LDD)结构的源极/漏极区120。层间介电层(ILD)层115覆盖存储器晶体管MT，并且接触件180穿过ILD层115。接触件180将漏极连接至金属线190(位线)，并且将源极连接至另一金属线191(公共线SL)。应当理解，源极和漏极可以是可互换的，并且这些术语可以仅用于区分彼此。铁电材料具有施加的电场与存储的电荷之间非线性关系。特别地，铁电特性具有磁滞回路(hysteresisloop)的形式，其中，该磁滞回路在形状上与铁磁材料的磁滞回路非常类似。在铁电材料的晶体结构中形成半永久电偶极子(semi-permanentelectricdipoles)。当对整个电介质施加外部电场时，偶极子倾向于将它们自身与电场方向对准，其中，该偶极子由晶体结构中的原子位置的小偏移和电子电荷分布中的偏移产生。在去除电荷之后，偶极子保持其极化状态。在1T型FERAM中，保持的极化状态影响FET的阈值电压Vt，并且当施加电压时，电流值根据保持的极化状态而改变，从而存储/读取二进制“0”和“1”数据。在本实施例中，FE材料包括Pb3Ge5O11(PGO)、锆钛酸铅(PZT)、SrBi2Ta2O9(SBT或SBTO)、SrB4O7(SBO)、SraBibTacNbdOx(SBTN)、SrTiO3(STO)、BaTiO3(BTO)、(BixLay)Ti3O12(BLT)、LaNiO3(LNO)、YMnO3、ZrO2、硅酸锆、ZrAlSiO，HfO2，硅酸铪、HfAlO，LaAlO、氧化镧、掺杂有Si的HfO2以及Ta2O5在的一个或多个。在一本文档来自技高网...

【技术保护点】
1.一种半导体器件，包括：存储器电路，包括：字线；位线；公共线；和存储器晶体管，具有连接至所述字线的栅极、连接至所述位线的漏极以及连接至所述公共线的源极；以及逻辑电路，包括：场效应晶体管(FET)，具有栅极、漏极和源极，其中：所述存储器晶体管的所述栅极具有形成在栅极介电层上的栅电极层，所述栅极介电层包括第一绝缘层和第一铁电(FE)材料层，以及所述场效应晶体管的所述栅极具有形成在栅极介电层上的栅电极层，所述栅极介电层包括第二绝缘层和第二铁电材料层。

【技术特征摘要】
2016.11.29 US 62/427,444;2017.06.30 US 15/640,1271.一种半导体器件，包括：存储器电路，包括：字线；位线；公共线；和存储器晶体管，具有连接至所述字线的栅极、连接至所述位线的漏极以及连接至所述公共线的源极；以及逻辑电路，包括：场效应晶体管(FET)，具有栅极、漏极和源极，其中：所述存储器晶体管的所述栅极具有形成在栅极介电层上的栅电极层，所述栅极介电层包括第一绝缘层和第一铁电(FE)材料层，以及所述场效应晶体管的所述栅极具有形成在栅极介电层上的栅电极层，所述栅极介电层包括第二绝缘层和第二铁电材料层。2.根据权利要求1所述的半导体器件，其中：所述第一铁电材料层和所述第二铁电材料层由相同的铁电材料制成并且具有相同的厚度。3.根据权利要求2所述的半导体器件，其中，所述第一绝缘层的厚度不同于所述第二绝缘层的厚度。4.根据权利要求2所述的半导体器件，其中，所述第一绝缘层的厚度大于所述第二绝缘层的厚度。5.根据权利要求4所述的半导体器件，其中，所述第一绝缘层的厚度在3nm至9nm的范围内，并且所述第二绝缘层的厚度在1nm至3nm的范围内。6.根据权利要求2所述的半导体器件，其中，所述第一绝缘层的厚度小于所述第二绝缘层的厚度。7.根据权利要求6所述的半导体器件，其中，所述第一绝缘层的厚度在1nm至3nm的范围内，并且所述第二绝缘层的厚度...

【专利技术属性】
技术研发人员：涂国基，杨仁盛，石昇弘，翁烔城，朱文定，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾,71