半导体结构及其形成方法技术

一种半导体结构及其形成方法，包括：提供基底，包括N型逻辑区、P型逻辑区、以及相邻的上拉晶体管区和下拉晶体管区；在栅介质层上形成第一功函数层；去除N型逻辑区和下拉晶体管区的第一功函数层；在剩余第一功函数层和栅介质层上形成第二功函数层；去除第二N型阈值电压区的第二功函数层；在剩余第二功函数层和第二N型阈值电压区上形成N型功函数层。相比在下拉晶体管区仅形成N型功函数层的方案，本发明专利技术第二功函数层覆盖上拉晶体管区和下拉晶体管区交界处的第一功函数层侧壁，还覆盖上拉晶体管区第一功函数层顶部，增加了N型功函数层中金属离子至上拉晶体管区第一功函数层的扩散路径，优化SRAM的电学性能。

【技术实现步骤摘要】
半导体结构及其形成方法
本专利技术涉及半导体领域，尤其涉及一种半导体结构及其形成方法。
技术介绍
在目前的半导体产业中，集成电路产品主要可分为三大类型：逻辑、存储器和模拟电路，其中存储器件在集成电路产品中占了相当大的比例。随着半导体技术发展，对存储器件进行更为广泛的应用，需要将所述存储器件与其他器件区同时形成在一个芯片上，以形成嵌入式半导体存储装置。例如将所述存储器件内嵌置于中央处理器，则需要使得所述存储器件与嵌入的中央处理器平台进行兼容，并且保持原有的存储器件的规格及对应的电学性能。一般地，需要将所述存储器件与嵌入的标准逻辑装置进行兼容。对于嵌入式半导体器件来说，其通常分为逻辑区和存储区，逻辑区通常包括逻辑器件，存储区则包括存储器件。随着存储技术的发展，出现了各种类型的半导体存储器，例如静态随机随机存储器(SRAM，StaticRandomAccessMemory)、动态随机存储器(DRAM，DynamicRandomAccessMemory)、可擦除可编程只读存储器(EPROM，ErasableProgrammableRead-OnlyMemory)、电可擦除可编程只读存储器(EEPROM，ElectricallyErasableProgrammableRead-Only)和闪存(Flash)。由于静态随机存储器具有低功耗和较快工作速度等优点，使得静态随机存储器及其形成方法受到越来越多的关注。然而，现有技术所形成半导体器件中静态随机存储器的性能有待进一步提高，使得半导体器件的整体性能较差。
技术实现思路
本专利技术解决的问题是提供一种半导体结构及其形成方法，优化SRAM的电学性能，从而提高所形成半导体器件的整体性能。为解决上述问题，本专利技术提供一种半导体结构的形成方法，包括：提供基底，所述基底包括N型逻辑区、P型逻辑区、以及相邻的上拉晶体管区和下拉晶体管区，其中，所述N型逻辑区包括：用于形成第一N型器件的第一N型阈值电压区，以及用于形成第二N型器件的第二N型阈值电压区，所述第一N型器件的阈值电压大于所述第二N型器件的阈值电压；所述P型逻辑区包括：用于形成第一P型器件的第一P型阈值电压区，以及用于形成第二P型器件的第二P型阈值电压区，所述第一P型器件的阈值电压小于所述第二P型器件的阈值电压；在所述N型逻辑区、P型逻辑区、上拉晶体管区和下拉晶体管区的部分基底上形成栅介质层；在所述栅介质层上形成第一功函数层；去除所述N型逻辑区、下拉晶体管区和第二P型阈值电压区的第一功函数层；在剩余所述第一功函数层和暴露出的栅介质层上形成第二功函数层；去除所述第二N型阈值电压区的第二功函数层；在剩余所述第二功函数层上以及暴露出的第二N型阈值电压区的栅介质层上形成N型功函数层；在所述N型功函数层上形成栅电极层。相应的，本专利技术还提供一种半导体结构，包括：基底，所述基底包括N型逻辑区、P型逻辑区、以及相邻的上拉晶体管区和下拉晶体管区，其中，所述N型逻辑区包括：具有第一N型器件的第一N型阈值电压区，以及具有第二N型器件的第二N型阈值电压区，所述第一N型器件的阈值电压大于所述第二N型器件的阈值电压；所述P型逻辑区包括：具有第一P型器件的第一P型阈值电压区，以及具有第二P型器件的第二P型阈值电压区，所述第一P型器件的阈值电压小于所述第二P型器件的阈值电压；栅介质层，位于所述N型逻辑区、P型逻辑区、上拉晶体管区和下拉晶体管区的部分基底上；第一功函数层，位于所述第一P型阈值电压区和上拉晶体管区的栅介质层上；第二功函数层，位于所述第一N型阈值电压区的栅介质层上、第二P型阈值电压区的栅介质层上、下拉晶体管区的栅介质层上、以及第一P型阈值电压区和上拉晶体管区的第一功函数层上；N型功函数层，位于所述第二功函数层和第二N型阈值电压区的栅介质层上；栅电极层，位于所述N型功函数层上。与现有技术相比，本专利技术的技术方案具有以下优点：本专利技术在剩余所述第一功函数层和暴露出的栅介质层上形成第二功函数层后，保留所述下拉晶体管区的第二功函数层，因此后续形成N型功函数层时，在所述下拉晶体管区的第二功函数层上形成所述N型功函数层；相比在所述下拉晶体管区仅形成N型功函数层的方案，本专利技术所述第二功函数层覆盖所述上拉晶体管区和下拉晶体管区交界处的第一功函数层侧壁表面，还覆盖上拉晶体管区第一功函数层顶部表面，所述第二功函数层增加了后续所形成N型功函数层中金属离子至所述上拉晶体管区第一功函数层的扩散路径，逐渐削弱所述金属离子的扩散程度，从而减小所述金属离子对所述上拉晶体管区第一功函数层性能的影响；且所述上拉晶体管区和下拉晶体管区交界处的第二功函数层未经历刻蚀等工艺影响，所述第二功函数层的质量良好；由于上拉晶体管区器件的电学性能主要受到靠近沟道区的第一功函数层的影响，因此，一方面，可以避免对上拉晶体管区器件的电学性能产生不良影响；另一方面，可以避免不同器件金属离子扩散程度不一致的问题，从而可以改善SRAM中上拉晶体管区器件和下拉晶体管区器件不匹配度的问题，进而可以优化SRAM的电学性能，提高所形成半导体器件的整体性能。可选方案中，在剩余所述第一功函数层和暴露出的栅介质层上形成第一功函数材料层后，去除所述第二N型阈值电压区的第一功函数材料层之前，在所述第一功函数材料层上形成阻挡层，所述第一功函数材料层、阻挡层和第二功函数材料层用于构成所述第二功函数层；所述阻挡层的材料为TaN、TiSiN或TaSiN，所述阻挡层具有良好的阻挡离子扩散能力，因此可以提高所述第二功函数层用于削弱所述金属离子至所述上拉晶体管区第一功函数层的扩散程度的效果。本专利技术提供一种半导体结构，所述半导体结构中的第二功函数层不仅位于上拉晶体管区的第一功函数层上，还位于下拉晶体管区的栅介质层上；也就是说，所述第二功函数层位于所述上拉晶体管区和下拉晶体管区交界处第一功函数层的侧壁表面，还位于所述上拉晶体管区第一功函数层的顶部表面；由于所述半导体结构中的N型功函数层位于所述第二功函数层上，因此相比下拉晶体管区仅包括N型功函数层的半导体结构，本专利技术所述第二功函数层增加了所述N型功函数层中金属离子至所述上拉晶体管区第一功函数层的扩散路径，逐渐削弱所述金属离子的扩散程度，从而减小所述金属离子对所述上拉晶体管区第一功函数层性能的影响，由于上拉晶体管区器件的电学性能主要受到靠近沟道区的第一功函数层的影响，一方面，可以避免对上拉晶体管区器件的电学性能产生不良影响；另一方面，可以避免不同器件金属离子扩散程度不一致的问题，从而可以改善SRAM中上拉晶体管区器件和下拉晶体管区器件之间不匹配度的问题，进而可以优化SRAM的电学性能，提高半导体器件的整体性能。附图说明图1是一种半导体结构的形成方法对应的剖面结构示意图；图2至图13是本专利技术半导体结构的形成方法一实施例中各步骤对应的剖面结构示意图。具体实施方式由
技术介绍
可知，半导体器件中静态随机存储器(SRAM，StaticRandomAccessMemory)的性能有待提高。参考图1，示出了一种半导体结构的形成方法对应的剖面结构示意图，结合所述形成方法分析SRAM性能有待提高的原因。所述形成方法包括：提供基底，所述基底包括衬底10以及位于所述衬底10上分立的鳍部11，所述衬底10包括用于形成下拉晶本文档来自技高网...

【技术保护点】
一种半导体结构的形成方法，其特征在于，包括：提供基底，所述基底包括N型逻辑区、P型逻辑区、以及相邻的上拉晶体管区和下拉晶体管区，其中，所述N型逻辑区包括：用于形成第一N型器件的第一N型阈值电压区，以及用于形成第二N型器件的第二N型阈值电压区，所述第一N型器件的阈值电压大于所述第二N型器件的阈值电压；所述P型逻辑区包括：用于形成第一P型器件的第一P型阈值电压区，以及用于形成第二P型器件的第二P型阈值电压区，所述第一P型器件的阈值电压小于所述第二P型器件的阈值电压；在所述N型逻辑区、P型逻辑区、上拉晶体管区和下拉晶体管区的部分基底上形成栅介质层；在所述栅介质层上形成第一功函数层；去除所述N型逻辑区、下拉晶体管区和第二P型阈值电压区的第一功函数层；在剩余所述第一功函数层和暴露出的栅介质层上形成第二功函数层；去除所述第二N型阈值电压区的第二功函数层；在剩余所述第二功函数层上以及暴露出的第二N型阈值电压区栅介质层上形成N型功函数层；在所述N型功函数层上形成栅电极层。

【技术特征摘要】
1.一种半导体结构的形成方法，其特征在于，包括：提供基底，所述基底包括N型逻辑区、P型逻辑区、以及相邻的上拉晶体管区和下拉晶体管区，其中，所述N型逻辑区包括：用于形成第一N型器件的第一N型阈值电压区，以及用于形成第二N型器件的第二N型阈值电压区，所述第一N型器件的阈值电压大于所述第二N型器件的阈值电压；所述P型逻辑区包括：用于形成第一P型器件的第一P型阈值电压区，以及用于形成第二P型器件的第二P型阈值电压区，所述第一P型器件的阈值电压小于所述第二P型器件的阈值电压；在所述N型逻辑区、P型逻辑区、上拉晶体管区和下拉晶体管区的部分基底上形成栅介质层；在所述栅介质层上形成第一功函数层；去除所述N型逻辑区、下拉晶体管区和第二P型阈值电压区的第一功函数层；在剩余所述第一功函数层和暴露出的栅介质层上形成第二功函数层；去除所述第二N型阈值电压区的第二功函数层；在剩余所述第二功函数层上以及暴露出的第二N型阈值电压区栅介质层上形成N型功函数层；在所述N型功函数层上形成栅电极层。2.如权利要求1所述的半导体结构的形成方法，其特征在于，在剩余所述第一功函数层和暴露出的栅介质层上形成第二功函数层，去除所述第二N型阈值电压区的第二功函数层的步骤包括：在剩余所述第一功函数层和暴露出的栅介质层上形成第一功函数材料层；去除所述第二N型阈值电压区的第一功函数材料层，暴露出所述第二N型阈值电压区的栅介质层；在剩余所述第一功函数材料层和第二N型阈值电压区的栅介质层上形成第二功函数材料层，所述第一功函数材料层和第二功函数材料层用于构成所述第二功函数层；去除所述第二N型阈值电压区的所述第二功函数材料层。3.如权利要求2所述的半导体结构的形成方法，其特征在于，所述第一功函数层、第一功函数材料层和第二功函数材料层的材料为TiN；所述第一功函数层的厚度为至所述第一功函数材料层的厚度为至所述第二功函数材料层的厚度为至4.如权利要求2所述的半导体结构的形成方法，其特征在于，形成所述第二功函数层的步骤还包括：在剩余所述第一功函数层和暴露出的栅介质层上形成第一功函数材料层后，去除所述第二N型阈值电压区的第一功函数材料层之前，在所述第一功函数材料层上形成阻挡层；去除所述第二N型阈值电压区的第一功函数材料层之前，所述形成方法还包括：去除所述第二N型阈值电压区的阻挡层；在剩余所述第一功函数材料层和第二N型阈值电压区的栅介质层上形成第二功函数材料层的步骤中，在剩余所述阻挡层和第二N型阈值电压区的栅介质层上形成所述第二功函数材料层，所述第一功函数材料层、阻挡层和第二功函数材料层用于构成所述第二功函数层。5.如权利要求4所述的半导体结构的形成方法，其特征在于，所述阻挡层的材料为TaN、TiSiN或TaSiN。6.如权利要求4所述的半导体结构的形成方法，其特征在于，所述阻挡层的厚度为至7.如权利要求2所述的半导体结构的形成方法，其特征在于，提供基底的步骤中，所述基底还包括传送门晶体管区；在所述N型逻辑区、P型逻辑区、上拉晶体管区和下拉晶体管区的部分基底上形成栅介质层的步骤中，所述栅介质层还形成于所述传送门晶体管区的部分基底上；在所述栅介质层上形成第一功函数层的步骤中，所述第一功函数层还形成于所述传送门晶体管区的栅介质层上；去除所述N型逻辑区、下拉晶体管区和第二P型阈值电压区的第一功函数层的步骤中，还去除所述传送门晶体管区的第一功函数层；去除所述第二N型阈值电压区的第一功函数材料层的步骤中，还去除所述传送门晶体管区的第一功函数材料层；在剩余所述第一功函数材料层和第二N型阈值电压区的栅介...

【专利技术属性】
技术研发人员：李勇，
申请(专利权)人：中芯国际集成电路制造上海有限公司，中芯国际集成电路制造北京有限公司，
类型：发明
国别省市：上海,31