半导体器件及其制造方法及包括该器件的电子设备技术

公开了一种半导体器件，包括：衬底；在衬底上形成的竖直有源区，包括沿竖直方向依次设置的第一源/漏区、沟道区和第二源/漏区，所述第一源/漏区包括延伸超出其上方的有源区部分的横向延伸部分；绕沟道区的外周形成的栅堆叠，所述栅堆叠包括横向延伸部分；第一源/漏区横向延伸部分上方到第一源/漏区横向延伸部分的堆叠接触部，所述堆叠接触部包括沿竖直方向依次设置的三层结构：下层部分、中层部分和上层部分；其中，所述下层部分至少包括与形成所述第一源/漏区的元素相同的元素，所述中层部分至少包括与形成所述沟道区的元素相同的元素，所述上层部分至少包括与形成所述第二源/漏区的元素相同的元素。

【技术实现步骤摘要】
半导体器件及其制造方法及包括该器件的电子设备
本公开涉及半导体领域，具体地，涉及竖直型半导体器件及其制造方法以及包括这种半导体器件的电子设备。。
技术介绍
在水平型器件如金属氧化物半导体场效应晶体管(MOSFET)中，源极、栅极和漏极沿大致平行于衬底表面的方向布置。由于这种布置，缩小水平型器件所占的面积，一般要求源极、漏极和栅极所占的面积缩小，使器件性能变差(例如，功耗和电阻增加)，故水平型器件的面积不易进一步缩小。与此不同，在竖直型器件中，源极、栅极和漏极沿大致垂直于衬底表面的方向布置。因此，相对于水平型器件，竖直型器件所占的面积更容易缩小。
技术实现思路
有鉴于此，本公开的目的至少部分地在于提供一种具有改进性能的竖直型半导体器件及其制造方法以及包括这种半导体器件的电子设备。根据本公开的一个方面，提供了一种半导体器件，包括：衬底；在衬底上形成的竖直有源区，包括沿竖直方向依次设置的第一源/漏区、沟道区和第二源/漏区，所述第一源/漏区包括延伸超出其上方的有源区部分的横向延伸部分；绕沟道区的外周形成的栅堆叠，所述栅堆叠包括横向延伸部分；第一源/漏区横向延伸部分上方到第一源/漏区横向延伸部分的堆叠接触部。根据本公开的一个方面，提供了一种制造半导体器件的方法，包括：在衬底上设置有源区材料层；对有源区材料层进行构图，从而限定竖直有源区和第二接触部；在对有源区材料层进行构图时，对有源区材料层的构图在进行到有源区材料层的底面之前停止，于是有源区材料层被构图为用作竖直有源区的第一堆叠以及与用作第二接触部的第二堆叠，且第一堆叠和第二堆叠在底部连接在一起。根据本公开的另一方面，提供了一种电子设备，包括由上述半导体器件形成的集成电路。根据本公开的实施例，第二接触部形成为与竖直有源区并列的柱体，由此避免形成高深度的接触孔，增加了集成密度且减少了形成接触部的难度，由此可以形成具有高深宽比的金属接触部(避免了例如使用等离子刻蚀法刻蚀接触孔并用诸如金属之类的材料重新填充接触孔的工艺难度)，并且由于减小了光刻步骤而减小了光刻未对准的风险，从而进一步增加了集成密度。此外，由于没有采用双构图，减小了制造成本。附图说明通过以下参照附图对本公开实施例的描述，本公开的上述以及其他目的、特征和优点将更为清楚，在附图中：图1至12示出了根据本公开实施例的制造半导体器件的流程的示意图；图13至25示出了根据本公开另一实施例的制造半导体器件的流程的示意图；图26至31示出了根据本公开又一实施例的制造半导体器件的流程的示意图。贯穿附图，相同或相似的附图标记表示相同或相似的部件。具体实施方式以下，将参照附图来描述本公开的实施例。但是应该理解，这些描述只是示例性的，而并非要限制本公开的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本公开的概念。在附图中示出了根据本公开实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。在本公开的上下文中，当将一层/元件称作位于另一层/元件“上”时，该层/元件可以直接位于该另一层/元件上，或者它们之间可以存在居中层/元件。另外，如果在一种朝向中一层/元件位于另一层/元件“上”，那么当调转朝向时，该层/元件可以位于该另一层/元件“下”。根据本公开实施例的竖直型半导体器件可以包括在衬底上依次叠置的第一源/漏层、沟道层和第二源/漏层。各层之间可以彼此邻接，当然中间也可能存在其他半导体层，例如泄漏抑制层和/或开态电流增强层(带隙比相邻层大或小的半导体层)。在第一源/漏层和第二源/漏层中可以形成器件的源/漏区，且在沟道层中可以形成器件的沟道区。根据本公开的实施例，这种半导体器件可以是常规场效应晶体管(FET)。在FET的情况下，第一源/漏层和第二源/漏层(或者说，沟道层两侧的源/漏区)可以具有相同导电类型(例如，n型或p型)的掺杂。分处于沟道区两端的源/漏区之间可以通过沟道区形成导电通道。或者，这种半导体器件可以是隧穿FET。在隧穿FET的情况下，第一源/漏层和第二源/漏层(或者说，沟道层两侧的源/漏区)可以具有不同导电类型(例如，分别为n型和p型)的掺杂。这种情况下，带电粒子如电子可以从源区隧穿通过沟道区而进入漏区，从而使源区和漏区之间形成导通路径。尽管常规FET和隧穿FET中的导通机制并不相同，但是它们均表现出可通过栅来控制源/漏区之间导通与否的电学性能。因此，对于常规FET和随穿FET，统一以术语“源/漏层(源/漏区)”和“沟道层(沟道区)”来描述，尽管在隧穿FET中并不存在通常意义上的“沟道”。栅堆叠可以绕沟道层的外周形成。于是，栅长可以由沟道层自身的厚度来确定，而不是如常规技术中那样依赖于耗时刻蚀来确定。沟道层例如可以通过外延生长来形成，从而其厚度可以很好地控制。因此，可以很好地控制栅长。沟道层的外周可以相对于第一、第二源/漏层的外周向内凹入。这样，所形成的栅堆叠可以嵌于沟道层相对于第一、第二源/漏层的凹入中。优选地，栅堆叠在第一源/漏层、沟道层和第二源/漏层的叠置方向(竖直方向，例如大致垂直于衬底表面)上的范围处于所述凹入在该方向上的范围之内。于是，可以减少或甚至避免与源/漏区的交迭，有助于降低栅与源/漏之间的寄生电容。沟道层可以由诸如单晶硅的单晶半导体材料或者硅锗(SiGe)构成，以改善器件性能。当然，第一、第二源/漏层也可以由单晶半导体材料构成。这种情况下，沟道层的单晶半导体材料与源/漏层的单晶半导体材料可以是共晶体。沟道层单晶半导体材料的电子或空穴迁移率可以大于第一、第二源/漏层的电子或空穴迁移率。另外，第一、第二源/漏层的禁带宽度可以大于沟道层单晶半导体材料的禁带宽度。根据本公开的实施例，沟道层单晶半导体材料与第一、第二源/漏层可以具有相同的晶体结构。在这种情况下，第一、第二源/漏层在没有应变的情况下的晶格常数可以大于沟道层单晶半导体材料在没有应变的情况下的晶格常数。于是，沟道层单晶半导体材料的载流子迁移率可以大于其在没有应变的情况下的载流子迁移率，或沟道层单晶半导体材料的载流子的有效质量可以小于其在没有应变的情况下的载流子的有效质量，或沟道层单晶半导体材料的较轻载流子的浓度可以大于其在没有应变的情况下的较轻载流子的浓度。备选地，第一、第二源/漏层在没有应变的情况下的晶格常数可以小于沟道层单晶半导体材料在没有应变的情况下的晶格常数。于是，当沟道层单晶半导体材料的<110>方向与源漏之间的电流密度矢量平行时，沟道层单晶半导体材料的电子迁移率大于其在没有应变的情况下的电子迁移率，或沟道层单晶半导体材料的电子的有效质量小于其在没有应变的情况下的电子的有效质量。根据本公开的实施例，对于源/漏区的掺杂可以部分地进入沟道层靠近第一源/漏层和第二源/漏层的端部。由此，在沟道层靠近第一源/漏层和第二源/漏层的端部形成掺杂分布，这有助于降低器件导通时源/漏区与沟道区之间的电阻，从而提升器件性能。根据本公开的实本文档来自技高网...

【技术保护点】
一种半导体器件，包括：衬底；在衬底上形成的竖直有源区，包括沿竖直方向依次设置的第一源/漏区、沟道区和第二源/漏区，所述第一源/漏区包括延伸超出其上方的有源区部分的横向延伸部分；绕沟道区的外周形成的栅堆叠，所述栅堆叠包括横向延伸部分；第一源/漏区横向延伸部分上方到第一源/漏区横向延伸部分的堆叠接触部。

【技术特征摘要】
1.一种半导体器件，包括：衬底；在衬底上形成的竖直有源区，包括沿竖直方向依次设置的第一源/漏区、沟道区和第二源/漏区，所述第一源/漏区包括延伸超出其上方的有源区部分的横向延伸部分；绕沟道区的外周形成的栅堆叠，所述栅堆叠包括横向延伸部分；第一源/漏区横向延伸部分上方到第一源/漏区横向延伸部分的堆叠接触部。2.根据权利要求1所述的半导体器件，其中，所述堆叠接触部的所处位置分别与组成竖直有源区的所述第一源/漏区、所述沟道区和所述第二源/漏区的位置在水平方向上基本自动对准。3.根据权利要求1所述的半导体器件，其中，组成所述堆叠接触部的部分元素与组成所述第一源/漏区或所述沟道区或所述第二源/漏区中的元素相同。4.根据权利要求1所述的半导体器件，其中，还包括第二源漏区上方到第二源漏区的第一接触插塞。5.根据权利要求1所述的半导体器件，其中，所述堆叠接触部包括金属元素和半导体元素组成的化合物材料，所述半导体元素之一至少与所述第一源/漏区或所述沟道区或所述第二源/漏区中的半导体元素之一相同。6.根据权利要求1所述的半导体器件，其中，所述第一源/漏区横向延伸部分包括金属元素和半导体元素组成的化合物材料，所述半导体元素之一至少与所述第一源/漏区或所述沟道区中的半导体元素之一相同。7.根据权利要求1所述的半导体器件，其中，所述堆叠接触部和/或所述第一源/漏区横向延伸部分包括掺杂半导体。8.根据权利要求1所述的半导体器件，所述堆叠接触部包括沿竖直方向依次设置的三层结构：下层部分、中层部分和上层部分；其中，所述下层部分至少包括与形成所述第一源/漏区的元素相同的元素，所述中层部分至少包括与形成所述沟道区的元素相同的元素，所述上层部分至少包括与形成所述第二源/漏区的元素相同的元素。9.根据权利要求8所述的半导体器件，其中，所述下层部分包括第一金属元素和半导体元素组成的化合物，所述中层部分包括第二金属元素和半导体元素组成的化合物，以及所述上层部分包括第三金属元素和半导体元素组成的化合物，所述下层部分的化合物中的半导体元素之一与所述第一源/漏区中的半导体元素之一相同，或所述中层部分的化合物中的半导体元素之一与所述沟道区中的半导体元素之一相同，或所述上层部分的化合物中的半导体元素之一与所述第二源/漏区中的半导体元素之一相同。10.根据权利要求5-6和9中任何一项所述的半导体器件，其中，所述化合物材料包括金属硅化物材料和/或金属硅锗化物材料。11.根据权利要求9所述的半导体器件，其中，所述下层部分的化合物与所述第一源/漏区在相同层级上，所述中层部分的化合物与所述沟道区在相同层级上，所述上层部分的化合物与所述第二源/漏区在相同层级上。12.根据权利要求1所述的半导体器件，其中，所述堆叠接触部外部至少部分包有金属层。13.根据权利要求9所述的半导体器件，其中，所述金属层包括以下中的任何一个：钨、钴、钛、镍、铜、钼、铝、银、铍、钌、钙，或其中任意几个的组合。14.根据权利要求1所述的半导体器件，还包括所述堆叠接触部上方到所述堆叠接触部的第二接触插塞。15.根据权利要求1所述的半导体器件，还包括：到栅堆叠的横向延伸部分中的栅导体层的第三接触插塞，用作第三接触部。16.根据权利要求8所述的半导体器件，所述堆叠接触部还包括虚设栅堆叠结构，所述虚设栅堆叠结构形成在环绕与所述沟道区在相同层级上的中层部分的凹入中。17.根据权利要求16所述的半导体器件，其中，所述虚设栅堆叠结构包括在所述凹入中依次层叠地形成的绝缘层和导电层。18.根据权利要求17所述的半导体器件，其中，所述绝缘层包括低K电介质材料。19.根据权利要求17所述的半导体器件，其中，所述导电层与所述栅堆叠的横向延伸部分中的一部分形成电连接。20.根据权利要求19所述的半导体器件，还包括另一个电极通过所述导电层与所述栅堆叠的横向延伸部分形成电连接。21.一种制造半导体器件的方法，包括：在衬底上设置有源区材料层；对有源区材料层进行构图，从而限定竖直有源区和第二接触部；在对有源区材料层进行构图时，对有源区材料层的构图在进行到有源区材料层的底面之前停止，于是有源区材料层被构图为用作竖直有源区的第一堆叠以及与用作第二接触部的第二堆叠，且第一堆叠和第二堆叠在底部连接在一起。22.根据权利要求21所述的方法，所述对有源区材料层进行构图包括同时构图第一堆叠和第二堆叠。23.根据权利要求21所述的方法，所述同时构图第一堆叠和第二堆叠包括使用同一光刻掩模。24.根据权利要求21所述的方法，形成第一堆叠和第二堆叠之后，该方法还包括：在衬底上形成层间电介质层，并对其进行平坦化处理；以光刻胶为掩模，对层间电介质层进行构图，以在层间电介质层中形成分别到达第一堆叠顶部和第二堆叠顶部的第一接触孔和第二...

【专利技术属性】
技术研发人员：朱慧珑，
申请(专利权)人：中国科学院微电子研究所，
类型：发明
国别省市：北京,11