通过使用三(二甲基氨基)硅烷的原子层沉积形成含硅薄膜的方法技术

本发明专利技术提供一种形成含硅固体薄膜层的原子层沉积方法。将基底置入腔体，此后，将含Ｓｉ和氨基硅烷的第一反应物注入腔体。该第一反应物的第一部分化学吸附于基底上，第一反应物的第二部分物理吸附于基底上。一个优选方案中，通过吹洗和冲洗腔体，将第一反应物的物理吸附的第二部分从基体上清除。然后将第二反应物注入腔体，这里第二反应物的第一部分与第一反应物的化学吸附的第一部分化学反应，在基底上形成含硅固体。然后从腔体中清除第二反应物的未化学反应部分。一个优选方案中，在基底上形成的含硅固体为薄膜层，如氮化硅层。另一个优选方案中，第一反应物至少为选自Ｓｉ［Ｎ（ＣＨ↓［３］）↓［２］］↓［４］，ＳｉＨ［Ｎ（ＣＨ↓［３］）↓［２］］↓［３］，ＳｉＨ↓［２］［Ｎ（ＣＨ↓［３］）↓［２］］↓［２］和ＳｉＨ↓［３］［Ｎ（ＣＨ↓［３］）↓［２］］中的一种。第二反应物优选为活性ＮＨ↓［３］。腔体的压强优选维持在０．０１－１００乇的范围内，且在优选实施方案中可在整个工艺中保持恒定，或可在四个步骤中的至少一个中改变。上述步骤中的一步或多步可重复进行，以在基底上获得较厚的固体。（*该技术在2021年保护过期，可自由使用*）

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术是关于形成Si3N4和SiO2薄膜的方法，采用的是原子层沉积法，该方法使用三(二甲基氨基)硅烷(trisdimethylaminosilane){HSi3}(以下称“TDMAS”)作为反应物。以CVD为基础的方法常常具有缺陷，限制了其在制造因具有Si3N4薄膜而受益的半导体元件上的应用。典型的CVD法中，Si3N4薄膜在相对较高的温度下沉积，由于可能对元件产生有害的热效应，所以一般没有低温工艺好。用CVD法沉积的Si3N4层也易受几何形状干扰导致整个元件表面的厚度不均。表面上具有紧密堆积的形貌周围形成的薄膜的厚度要小于较不紧密堆积的形貌周围形成的膜的厚度。该问题公知为构型充填效应。LPCVD也有缺点。LPCVD法制备的薄膜的氢含量通常较高，表面的间距覆盖率不好。由于采用LPCVD法时膜的生长速率较低，因此形成合适厚度的膜所需的工艺时间相对较长。长的处理时间使得基底在相当高的温度下长时间暴露，造成与LPCVD工艺伴生的高的热存积。已有推荐采用原子层沉积(ALD)作为形成Si3N4和SiO2薄膜的以CVD为基础的沉积法的替代方法。ALD是实施于表面动力学区域的表面控制工艺，可导致表面上的二维层叠沉积。Goto等描述了一种使用二氯甲硅烷(dichlorosilane)(DCS)和NH3等离子体形成Si3N4膜的ALD沉积法。(Appl.Surf.Sci.，112，75-81(1997)；Appl.Phys.Lett.68(23)，3257-9(1996))。但是用Goto描述的方法制备的薄膜的性能并不理想。Cl含量(0.5％)和O含量太高。这些再加上测出的Si∶N比率为41∶37，表明该方法不能形成Si3N4的近化学计量的膜。此外，每300秒为周期的0.91埃的生长速率对于商业应用来说不够高。Klaus等描述了一种用SiCl4和NH3反应形成Si3N4膜的ALD方法。见美国专利6,090,442，和Surf.Sci.，418，L14-L19(1998)。该方法制备的薄膜的特性优于Goto等的所得。比率Si∶N＝1∶1.39，并且Cl、H和O的低含量令人满意。但是，10分钟形成2.45埃膜的周期太长，使其商业应用不切实际。也有建议使用Si2Cl6(HCD)和N2H4用ALD法沉积薄Si3N4膜。(Appl.Surf. Sci.，112，198-203(1997))。尽管化学计量法上，该膜的Cl和H含量合适，其氧的含量太高，使得这样的膜不适合上述用途。ALD也被提议为沉积SiO2薄膜的一种方法。例如，已被提议用于使用SiCl4和H2O的沉积工艺。Appl.Phys.Lett.70(9)，1092(1997)。然而，该推荐工艺的周期对于商业应用来说太长了。美国专利6,090,442公开了一种催化工艺，该工艺采用SiCl4和H2O沉积SiO2膜，使用C5H5N或NH3作为催化剂。因为沉积温度低，该工艺获得的SiO2膜的质量不好。一种使用Si(NCO)4和TEA的工艺已被披露(Appl.Surf.Sci.Vol.130-132，pp.202-207(1998))，但也因工艺温度低以致膜的质量低。使用Si(NCO)x和H2O的推荐工艺也是如此(J.Non-crystalline Solids，Vol.187，66-69(1995))。因此，尽管有长期以来公认的广泛应用的潜力，仍然存在着形成满足下列条件的Si3N4和SiO2薄膜的新方法的需求，这些条件为低热存积工艺；优异的间距覆盖率；无构型充填效应；比率Si∶N同Si3N4；优异的厚度控制及均匀度；颗粒夹杂量最少；杂质含量低；以及使得商业应用切实可行的膜生长速率。为达到上述目标，本专利技术采用原子层沉积法(ALD)，使用TDMAS作为反应物制备Si3N4和SiO2薄膜。不同实施方案中，用本专利技术方法形成的含硅固体，在用作活性掩模氮化物时对于半导体元件的Si，在用作栅掩模氮化物时对于半导体元件的WSix和掺杂的多晶硅，在用作位线掩模氮化物时对于半导体元件的W和Ti/TiN具有干法刻蚀选择性。基底上形成的含硅固层也能用作CMP隔离件，或用作对于半导体元件(隔板)的SiO2具有干法刻蚀选择性绝缘层。其它实施方案中，基底上形成的含硅固体为绝缘层，作为隔湿件，对半导体元件的SiO2具有HF湿法刻蚀选择性。基底上形成的含硅固体可用作半导体元件的栅极绝缘件，在半导体元件的Ta2O5层和电容器存储节点之间形成的覆层，用作半导体元件的电容器的绝缘层，或用作半导体元件的STI内衬。在其它实施方案中，基底上形成的含硅固体为氧化硅，并且在这些实施方案的一个或多个中，第二反应物选自H2O，H2O2，O2等离子体和O3等离子体。另外还有一个实施方案中，第一和第二含硅固体中至少有一个为金属硅酸盐，其中的金属选自Al、Hf、Zr、Ti和Ta。现在参照附图来阐述本专利技术的这些和其它特征。图6为根据本专利技术的薄膜制备方法使用的薄膜制备装置的示意图。图7为根据本专利技术的薄膜制备方法的流程图。图8为表示根据本专利技术的一个优选实施方案采用的制备方法，每周期形成的Si3N4膜厚度的图表。图9为根据本专利技术的一个优选实施方案的方法，随着TDMAS注入时间的变化，Si3N4膜厚度和膜均匀度改变的曲线图。附图说明图10为根据本专利技术的一个优选实施方案的方法，随着NH3等离子体发生器能量的变化，Si3N4膜厚度和膜均匀度改变的曲线图。专利技术的详细描述从解释方法的工艺步骤开始进行优选实施方案的下列描述，接着描述本专利技术的优选实施方案的具体实例。参见图1-6，基底1如硅(100)置于腔体3(见图6)中，然后抽真空至压强为约2乇。加热基底1至约550℃。然后向腔体中注入15秒钟500sccm的Ar载体气体中的TDMAS流束2。停止注入流束2，保持腔体不受干扰15至165秒钟。在此期间，TDMAS的第一部分在基底1的表面上化学吸附并形成覆层4。TDMAS分子的第二部分物理附着(物理吸附)并松散地附着于TDMAS化学吸附层上。然后用N2吹洗腔体35秒钟，并真空驱气5秒钟。在吹洗步骤中，TDMAS的未化学吸附部分被清除出腔体，在基底1上留下完整的TDMAS化学吸附层4(图2)。现在参见图3，向腔体3中注入30秒钟的含活性NH3的2000sccm的Ar流束6，同时维持降低的腔体压强0.5乇，基底温度550℃。活性NH3的一部分与基底上的化学吸附TDMAS反应，形成Si3N4层8(图4)。一个实施方案中，活性NH3为等离子体发生器在约400瓦特时产生的等离子体，但是该功率可改变，并且本专利技术并不限于一个特定的等离子体腔体功率水平。在含NH3的流束注入容器30秒钟之后，用N2吹洗5秒钟腔体3，并真空驱气5秒钟。向腔体3中注入TDMAS，吹洗，向容器中注入NH3，再冲洗的步骤可重复进行，以获得所需厚度的Si3N4层8。现在Si3N4层8已完成了。图6为根据本专利技术的薄膜制备方法使用的薄膜制备装置的示意图。图7为根据本专利技术的薄膜制备方法的流程图。现在参照图6-10来描述上述的实施方案。将基底1，如(100)硅基底，置入腔体3中后，将腔体的压强调至约2乇，使用加热器5(步骤100)将腔体加热至约550℃的温度。将含TDMAS的第一反应物流束本文档来自技高网...

【技术保护点】
一种形成含硅固体薄膜层的原子层沉积方法，包括下列步骤： ａ）将基底放置入腔体； ｂ）将含Ｓｉ和氨基硅烷的第一反应物注入腔体； ｃ）第一反应物的第一部分化学吸附于基底上，且第一反应物的第二部分物理吸附于基底上； ｄ）从基底上清除第一反应物的物理吸附的第二部分； ｅ）将第二反应物注入腔体； ｆ）第二反应物的第一部分与第一反应物的化学吸附的第一部分化学反应，在基底上形成含硅固体； ｇ）从腔体中清除第二反应物的未化学反应部分。

【技术特征摘要】
【国外来华专利技术】...

【专利技术属性】
技术研发人员：金营宽，朴泳旭，李承换，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：KR[韩国]