执行地址映射表的纠错的存储器系统及其控制方法技术方案

提供一种执行地址映射表的纠错的存储器系统及其控制方法。该存储器系统包括非易失性存储器装置、被配置为存储用于访问非易失性存储器装置的地址映射表的动态随机存取存储器(DRAM)、以及控制器，控制器被配置为：将以地址映射数据为单元划分的地址映射表存储在DRAM中，每个单元具有DRAM的接口的大小；从存储的地址映射表读取与从主机接收的逻辑地址对应的目标地址映射数据，所述目标地址映射数据包括目标奇偶校验位和非易失性存储器装置的物理地址；以及使用目标奇偶校验位对读取的目标地址映射数据执行纠错。

【技术实现步骤摘要】
执行地址映射表的纠错的存储器系统及其控制方法本申请要求于2016年11月7日在韩国知识产权局提交的第10-2016-0147679号韩国专利申请的优先权，该韩国专利申请的公开内容通过引用全部包含于此。
与示例实施例一致的设备涉及一种半导体存储器装置，更具体而言，涉及一种执行地址映射表的纠错的存储器系统。
技术介绍
半导体存储器装置大致分为易失性存储器装置和非易失性存储器装置。易失性存储器装置的读写速度快，但是当电源中断时存储在其中的数据消失。相反，非易失性存储器装置即使外部电力中断也保留存储在其中的数据。因此，使用非易失性存储器装置来存储不管是否供应电力都要保留的信息。作为非易失性存储器，闪存在集成度上高于传统的EEPROM，因此适用于高容量辅助存储装置。因闪存的技术进步和有竞争力的价格，闪存正被用作用于替代硬盘驱动器(HDD)的存储介质。基于闪存的存储装置正在被制造以便用于固态驱动器、SD卡等中。存储装置包括用于控制闪存的控制器。控制器包括管理主机中使用的逻辑地址和闪存中使用的物理地址的闪存转换层。闪存转换层管理用于将逻辑地址转换为物理地址的地址映射表。控制器可以对存储在存储装置中的数据执行错误检测和纠正。此外，控制器执行地址映射表的错误检测和纠正。
技术实现思路
示例实施例提供一种对用于非易失性存储器装置的地址映射表快速地执行错误检测和纠正的存储器系统，其中，地址映射表存储在动态随机存取存储器中。根据示例实施例的方面，提供一种存储器系统，该存储器系统包括非易失性存储器装置、被配置为存储用于访问非易失性存储器装置的地址映射表的动态随机存取存储器(DRAM)、以及控制器，控制器被配置为：将以地址映射数据为单元划分的地址映射表存储在DRAM中，每个单元具有DRAM的接口的大小；从存储的地址映射表读取与从主机接收的逻辑地址对应的目标地址映射数据，所述目标地址映射数据包括目标奇偶校验位和非易失性存储器装置的物理地址；以及使用目标奇偶校验位对读取的目标地址映射数据执行纠错。根据示例实施例的另一个方面，提供一种存储器系统，该存储器系统包括非易失性存储器装置、被配置为存储用于访问非易失性存储器装置的地址映射表的DRAM、以及控制器，控制器被配置为：将以地址映射数据为单元划分的地址映射表存储在DRAM中，每个单元具有DRAM的接口的大小；以及通过对在存储的地址映射表之中的对应于访问的目标地址映射数据执行错误检测和纠正，来访问非易失性存储器装置，所述目标地址映射数据包括非易失性存储器装置的物理地址和对应于物理地址的目标奇偶校验位。根据示例实施例的另一个方面，提供一种控制存储器系统的方法，所述存储器系统包括非易失性存储器装置和动态随机存取存储器(DRAM)，所述方法包括：从主机接收请求以将由主机使用的逻辑地址转换为非易失性存储器装置的目标物理地址；从存储在DRAM中的多条地址映射数据读取与接收的请求的逻辑地址对应的目标地址映射数据，所述目标地址映射数据包括目标奇偶校验位和非易失性存储器装置的目标物理地址；使用目标奇偶校验位来纠正在读取的目标地址映射数据中包括的目标物理地址的错误；以及输出在纠正其错误后的目标物理地址之中的对应于所述逻辑地址的目标物理地址。附图说明图1是示出根据示例实施例的存储器系统的框图。图2是示出根据示例实施例的映射表纠错电路的操作的框图。图3是示出图2的映射表纠错电路的框图。图4是示出根据示例实施例的一条地址映射数据的图。图5是示出根据示例实施例的存储在DRAM中的地址映射表的图。图6是示出根据示例实施例的地址转换操作的流程图。图7是示出图6的地址转换操作的图。图8是示出根据示例实施例的地址写入操作的流程图。图9是示出图8的地址写入操作的图。图10是示出根据示例实施例的固态驱动器(SSD)系统的框图。图11是示出根据示例实施例的通用闪存(UFS)系统的框图。具体实施方式图1是示出根据示例实施例的存储器系统100的框图。参照图1，存储器系统100可以包括存储器控制器110、非易失性存储器装置120和动态随机存取存储器(DRAM)130。存储器系统100可以通过输入/输出端口来与主机交换数据。存储器系统100可以响应于从主机接收的写入或读取请求而将数据存储在非易失性存储器装置120中或从非易失性存储器装置120读取数据。控制器110提供主机与存储器系统100之间的物理连接。即，控制器110可以按照主机的总线格式来提供主机与存储器系统100之间的接口。控制器110可以驱动固件以控制存储器系统100。控制器110可以包括中央处理单元(CPU)111、工作存储器112、非易失性存储器纠错电路(NVMECC)113、主机接口114、映射表纠错电路(MTECC)115和非易失性存储器接口116。CPU111可以执行控制器110的整体操作。CPU111可以被配置为驱动用于控制控制器110的固件。固件可以在工作存储器112上加载并驱动。CPU111可以对从主机提供的指令进行解码。CPU111可以控制非易失性存储器纠错电路113、映射表纠错电路115和/或非易失性存储器接口116来执行包括在指令中的访问(例如，写入操作或读取操作)的命令。用于控制控制器110的固件和数据存储在工作存储器112中。存储的固件和数据被CPU111驱动。工作存储器112可以包括高速缓存存储器装置、DRAM装置、相变RAM(PRAM)装置和闪存装置中的任意一者或任意的组合。例如，闪存转换层FTL可以存储在工作存储器112中。非易失性存储器装置120的读写操作可以以页为单元执行，其擦除操作可以以块为单元执行。由于非易失性存储器装置120的上述特性，管理非易失性存储器装置120的读取、写入和擦除操作。闪存转换层FTL是为了这样的目的而开发的系统软件(或固件)。闪存转换层FTL可以响应于从主机请求的访问(例如，读取或写入操作)来使非易失性存储器装置120操作。例如，闪存转换层FTL管理地址映射表AMT，其中，地址映射表AMT用于将主机中使用的逻辑地址和非易失性存储器装置120中使用的物理地址进行匹配。地址映射表AMT可以存储在DRAM130中。闪存转换层FTL可以加载在工作存储器112上并且可以被CPU111驱动。非易失性存储器纠错电路113可以在写入请求下通过对存储在DRAM130中的数据进行编码来生成纠错码(errorcorrectioncode)。在这种情况下，编码的数据和纠错码可以存储在非易失性存储器装置120中。非易失性存储器纠错电路113可以通过使用纠错码，对在读取请求下从非易失性存储器装置120读取的数据进行解码。这里，纠错码可以被包括在读取数据中。主机接口114可以提供主机与存储器系统100之间的物理连接。即，主机接口114可以按照主机的总线格式提供主机与存储器系统100之间的接口。例如，主机的总线格式可以用诸如通用串行总线(USB)、多媒体卡(MMC)、外围组件互连(PCI)、高速PCI(PCI-E)、高级技术附件(ATA)、串行ATA(SATA)、并行ATA(PATA)、小型计算机系统接口(SCSI)、增强型小型硬盘接口(ESDI)、电子集成驱动器(IDE)协议等的各种接口协议来实现。映射表纠错电路115可以控制DRAM本文档来自技高网...

【技术保护点】
一种存储器系统，所述存储器系统包括：非易失性存储器装置；DRAM，被配置为存储用于访问非易失性存储器装置的地址映射表；以及控制器，被配置为：将以地址映射数据为单元划分的地址映射表存储在DRAM中，每个单元具有DRAM的接口的大小；从存储的地址映射表读取与从主机接收的逻辑地址对应的目标地址映射数据，所述目标地址映射数据包括目标奇偶校验位和非易失性存储器装置的物理地址；以及使用目标奇偶校验位对读取的目标地址映射数据执行纠错。

【技术特征摘要】
2016.11.07 KR 10-2016-01476791.一种存储器系统，所述存储器系统包括：非易失性存储器装置；DRAM，被配置为存储用于访问非易失性存储器装置的地址映射表；以及控制器，被配置为：将以地址映射数据为单元划分的地址映射表存储在DRAM中，每个单元具有DRAM的接口的大小；从存储的地址映射表读取与从主机接收的逻辑地址对应的目标地址映射数据，所述目标地址映射数据包括目标奇偶校验位和非易失性存储器装置的物理地址；以及使用目标奇偶校验位对读取的目标地址映射数据执行纠错。2.根据权利要求1所述的存储器系统，其中，非易失性存储器装置的物理地址对应于目标物理地址块，并且其中，基于目标物理地址块来生成目标奇偶校验位。3.根据权利要求2所述的存储器系统，其中，目标物理地址块包括与所述逻辑地址对应的目标物理地址。4.根据权利要求1所述的存储器系统，其中，控制器还被配置为：将读取的目标地址映射数据分为目标奇偶校验位和包括与所述逻辑地址对应的目标物理地址的目标物理地址块；以及使用目标奇偶校验位来检测和纠正目标物理地址块的错误。5.根据权利要求4所述的存储器系统，其中，控制器还被配置为：利用新物理地址来替换在纠正其错误后的目标物理地址块中的与逻辑地址对应的目标物理地址，以生成新物理地址块；基于生成的新物理地址块来生成新奇偶校验位；组合生成的新物理地址块和生成的新奇偶校验位，以生成新地址映射数据；以及将生成的新地址映射数据存储在DRAM中。6.根据权利要求5所述的存储器系统，其中，控制器还被配置为利用生成的新地址映射数据来替换DRAM中的目标地址映射数据。7.根据权利要求1所述的存储器系统，其中，地址映射表的容量与非易失性存储器装置的容量成正比。8.一种存储器系统，所述存储器系统包括：非易失性存储器装置；DRAM，被配置为存储用于访问非易失性存储器装置的地址映射表；以及控制器，被配置为：将以地址映射数据为单元划分的地址映射表存储在DRAM中，每个单元具有DRAM的接口的大小；以及通过对在存储的地址映射表之中的对应于访问的目标地址映射数据执行错误检测和纠正，来访问非易失性存储器装置，所述目标地址映射数据包括非易失性存储器装置的物理地址和对应于物理地址的目标奇偶校验位。9.根据权利要求8所述的存储器系统，其中，控制器包括连接到DRAM并且被配置为对目标地址映射数据执行错误检测和纠正的映射表纠错电路。10.根据权利要求9所述的存储器系统，其中，映射表纠错电路包括映射表纠错解码器，所述映射表纠错解码器被配置...

【专利技术属性】
技术研发人员：金贤植，金泰焕，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：韩国,KR