一种DDS信号源时钟发生电路、信号源及其方法技术

本发明专利技术涉及一种DDS信号源时钟发生电路，所述时钟发生电路包括：ARM处理器，第一DDS模块，第二DDS模块，PLL模块，第一DAC模块以及比较器模块，所述ARM处理器根据波形输出频率以及参考频率计算第一参考频率，并发送给所述第一DDS模块，由所述第一DDS模块根据所述参考频率生成所述第一参考频率的正弦波信号并输出至第一DAC模块，由所述第一DAC模块进行数模转换后输出给比较器模块，由所述比较器模块生成方波信号后反馈至PLL模块进行倍频成采样率时钟信号，由所述PLL模块将所述采样率时钟信号发送给第二DDS模块以提供整数时钟信号。通过上述方案，克服生成的波形在每个周期的起始点不一致的缺点。

【技术实现步骤摘要】
一种DDS信号源时钟发生电路、信号源及其方法
本专利技术属于信号源领域，具体涉及一种DDS信号源时钟发生电路、信号源及其方法。
技术介绍
目前，对于直接数字式频率合成器DDS(DirectDigitalSynthesizer)类信号源，基本采用时钟固定和采样率固定的方式产生所需的波形，固定的时钟和固定采样率优点是实现技术相对较简单，成本较低。但缺点是产生周期性的信号时，由于DDS本身的原因，当相位累加到最大值，存在相位溢出的情况，导致每个周期的信号不能同时从同一个点开始产生，主要表现在采样率和波形频率不能整除的时候最为明显，当产生的是采样率和波形频率不能整除的脉冲波的情况下，在示波器上观察生成的脉冲波的波形，可以观察到脉冲波除了触发边沿外，其他边沿存在一个采样率周期的抖动的情况。
技术实现思路
针对上述问题，本专利技术的目的是提供一种DDS信号源时钟发生电路、信号源及其方法，以克服生成的波形在每个周期的起始点不一致的缺点。为实现上述目的，本专利技术采取以下技术方案：本专利技术中的一种DDS信号源时钟发生电路，包括：ARM处理器，第一DDS模块，第二DDS模块，PLL模块，第一DAC模块以及比较器模块，所述ARM处理器根据波形输出频率以及参考频率计算第一参考频率，并发送给所述第一DDS模块，由所述第一DDS模块根据所述参考频率生成所述第一参考频率的正弦波信号并输出至第一DAC模块，由所述第一DAC模块进行数模转换后输出给比较器模块，由所述比较器模块生成方波信号后反馈至PLL模块进行倍频成采样率时钟信号，由所述PLL模块将所述采样率时钟信号发送给第二DDS模块以提供整数时钟信号。上述DDS信号源时钟发生电路，优选的，所述时钟发生电路包括：第二DAC模块，用于接收根据整数时钟信号所产生的数据并进行数模转换。上述DDS信号源时钟发生电路，优选的，所述方波信号的占空比为50％。上述DDS信号源时钟发生电路，优选的，所述正弦波信号的频率为1/8的第一参考频率。上述DDS信号源时钟发生电路，优选的，所述第一DDS模块进一步包括：相位累加器，相位累加值寄存器以及只读存储器,所述相位累加器对频率控制字进行累加，所述相位累加值寄存器用于缓存相位值，同时将所述相位值反馈至所述相位累加器以累加下一个相位值，所述只读存储器用于存储正弦波数字化后的波形数据。本专利技术中的一种信号源，包括：如上所述的DDS信号源时钟发生电路。本专利技术中的一种DDS信号源时钟发生方法，包括：获取第一参考频率，所述第一参考频率为参考频率与波形输出频率比值的整数部分再与波形输出频率的乘积；根据所述参考频率生成所述第一参考频率的正弦波信号；将所述正弦波信号进行数模转换后生成方波信号；将所述方波信号倍频成采样率时钟信号，以提供整数时钟信号。上述DDS信号源时钟发生方法，优选的，所述方法还包括：接收根据整数时钟信号所产生的数据并进行数模转换。上述DDS信号源时钟发生方法，优选的，所述正弦波信号的频率为1/8的第一参考频率。上述DDS信号源时钟发生方法，优选的，所述方法进一步包括：通过相位累加器获取频率控制字并对所述频率控制字进行累加；相位累加值寄存器将相位值反馈至所述相位累加器以累加下一个相位值；根据所述相位值读取正弦波数字化后的波形数据以生成正弦波信号。本专利技术的一种DDS信号源时钟发生电路，信号源及方法满足生成的波形在每个周期的起始点能保持一致而产生稳定的数据输出，最终解决常规的DDS类信号源所带来的缺陷。附图说明图1是本专利技术实施例提供一种DDS信号源时钟发生电路的示意图；图2是本专利技术实施例所提供的第一DDS模块的结构示意图；图3是本专利技术实施例提供的一种DDS信号源时钟发生方法流程图。具体实施方式下面结合附图和实施例对本专利技术进行详细的描述。本专利技术实施例提供一种DDS信号源时钟发生电路，如图1所示，所述时钟发生电路包括：ARM(AdvancedRISCMachines)处理器1，第一DDS(DirectDigitalSynthesizer)模块21，第二DDS模块22，PLL(PhaseLockedLoop)模块23，第一DAC(DigitalAnalogueConverter)模块3以及比较器模块4，所述ARM处理器1根据波形输出频率以及参考频率计算第一参考频率，并发送给所述第一DDS模块21，由所述第一DDS模块21根据所述参考频率生成所述第一参考频率的正弦波信号并输出至第一DAC模块3，由所述第一DAC模块3进行数模转换后输出给比较器模块4，由所述比较器模块4生成方波信号后反馈至PLL模块23进行倍频成采样率时钟信号，由所述PLL模块23将所述采样率时钟信号发送给第二DDS模块22以提供整数时钟信号。较佳的，第一参考频率Fref1为参考频率Fref与波形输出频率Fout比值的整数部分再与波形输出频率Fout的乘积。具体如公式1及公式2所示：取D的值计算得到第一参考频率Fref1：Fref1＝Fout*D公式2，其中，D为参考频率Fref与波形输出频率Fout比值的整数部分，d为参考频率Fref与波形输出频率Fout比值的小数部分。经过计算得到的第一参考频率Fref与波形输出频率Fout之间总是能满足整除的条件。随后通过第一DDS模块根据参考频率Fref的时钟生成第一参考频率Fref1的正弦波信号，并将该正弦波信号输出至第一DAC模块，第一DAC模块对正弦波信号进行数模转换，并输出至比较器模块。较佳的，所述比较器模块为一个模拟比较器，其可以根据第一DAC模块的输出生成一个TTL方波信号Fref2，Fref2是一个非标准的动态值，将Fref2信号当作时钟信号反馈输入到PLL模块中，由PLL模块进行倍频，生成一个稳定的采样率时钟信号Fsample，以给第二DDS模块22提供整数时钟信号。较佳的实施例中，可将上述实施例中的第一DDS模块，第二DDS模块以及PLL模块通过FPGA技术来实现，以提高时钟发生电路的集成度。本专利技术实施例所述的DDS信号源时钟发生电路通过使第一参考频率Fref与波形输出频率Fout之间满足整除的条件，保证所产生的波形与采样率处于整除的状态，通过模拟比较器以及PLL的设置，以向第二DDS模块提供稳定的整数时钟信号，使得第二DDS模块按照新产生的采样率时钟信号进行计算，计算的频率控制字都为整数倍的关系，从而生成的波形在每个周期的起始点能保持一致而产生稳定的数据输出，最终解决常规的DDS类信号源所带来的缺陷。本专利技术实施例所提供的DDS信号源时钟发生电路，较佳的，如图1所示，所述时钟发生电路还包括：第二DAC模块5，用于接收根据整数时钟信号所产生的数据并进行数模转换，由第二DDS模块提供的稳定的整数时钟信号，从而产生稳定的数据输出到第二DAC模块5中进行数模转换。较佳的，本专利技术实施例中的一种DDS信号源时钟发生电路中，所述方波信号TTL的占空比为50％。本专利技术实施例所提供的DDS信号源时钟发生电路，较佳的，所述正弦波信号的频率为1/8的第一参考频率。具体的，当计算得出第一参考频率Fref1后，使用第一DDS模块以及参考频率Fref生成频率为1/8的第一参考频率Fref1的正弦波信号。本专利技术实施例所提供的DDS信号源时钟发生电路，较佳的，如图2所示，所述第一本文档来自技高网...

【技术保护点】
一种DDS信号源时钟发生电路，其特征在于，所述时钟发生电路包括：ARM处理器，第一DDS模块，第二DDS模块，PLL模块，第一DAC模块以及比较器模块，所述ARM处理器根据波形输出频率以及参考频率计算第一参考频率，并发送给所述第一DDS模块，由所述第一DDS模块根据所述参考频率生成所述第一参考频率的正弦波信号并输出至第一DAC模块，由所述第一DAC模块进行数模转换后输出给比较器模块，由所述比较器模块生成方波信号后反馈至PLL模块进行倍频成采样率时钟信号，由所述PLL模块将所述采样率时钟信号发送给第二DDS模块以提供整数时钟信号。

【技术特征摘要】
1.一种DDS信号源时钟发生电路，其特征在于，所述时钟发生电路包括：ARM处理器，第一DDS模块，第二DDS模块，PLL模块，第一DAC模块以及比较器模块，所述ARM处理器根据波形输出频率以及参考频率计算第一参考频率，并发送给所述第一DDS模块，由所述第一DDS模块根据所述参考频率生成所述第一参考频率的正弦波信号并输出至第一DAC模块，由所述第一DAC模块进行数模转换后输出给比较器模块，由所述比较器模块生成方波信号后反馈至PLL模块进行倍频成采样率时钟信号，由所述PLL模块将所述采样率时钟信号发送给第二DDS模块以提供整数时钟信号。2.根据权利要求1所述的一种DDS信号源时钟发生电路，其特征在于，所述时钟发生电路包括：第二DAC模块，用于接收根据整数时钟信号所产生的数据并进行数模转换。3.根据权利要求1所述的一种DDS信号源时钟发生电路，其特征在于，所述方波信号的占空比为50％。4.根据权利要求1所述的一种DDS信号源时钟发生电路，其特征在于，所述正弦波信号的频率为1/8的第一参考频率。5.根据权利要求1所述的一种DDS信号源时钟发生电路，其特征在于，所述第一DDS模块进一步包括：相位累加器，相位累加值寄存器以及只读存储器,所述相位累加器对频率控制字...

【专利技术属性】
技术研发人员：孙乔，洪少林，吴忠良，
申请(专利权)人：优利德科技中国有限公司，
类型：发明
国别省市：广东,44