接触电阻减小制造技术

本文描述的各种实现方式针对用于减小接触电阻的系统和方法。在一种实现方式中，一种方法可以包括分析集成电路的单元的操作条件。所述方法可以包括选择性地标记沿着集成电路的关键路径具有时序退化的单元的实例。所述方法可以包括降低用于选择性标记的具有时序退化的单元的实例的接触电阻。

Contact resistance reduction

The various methods described in this paper are aimed at systems and methods for reducing contact resistance. In one way of implementation, one method can include analyzing the operation conditions of the units of the integrated circuit. The method may include selectively marking an example of a unit with timing degradation along the critical path of the integrated circuit. The method may include reducing the contact resistance of an example of a time selective degradation unit.

【技术实现步骤摘要】
【国外来华专利技术】接触电阻减小
本技术总体上涉及用于减小电路中的接触电阻的方法。
技术介绍
通常，电子设计者采用各种技术来设计集成电路，比如，物理芯片和/或物理层。在某些情况下，在设计过程期间设计者可能会发现可能需要改进的显示性能缺陷的区域。有时，设计者可能会尝试使用修改标准单元的手动技术来克服性能缺陷。然而，由于被手动接近，常规技术可能效率低下且麻烦。此外，这些常规技术可能不基于分析数据，因此可能无效。附图说明在附图中通过示例的方式图示了这些技术，在附图中：图1示出了用于减小物理设计中的接触电阻的标记单元的图；图2至9示出了用于减小物理设计中的接触电阻的方法的图；图10示出了用于减小物理设计中的接触电阻的方法的处理流程；以及图11示出了用于减小物理设计中的接触电阻的系统的图。具体实施方式本文描述的各种实现方式涉及并针对集成电路设计的物理设计步骤中的接触电阻减小。例如，可以修改和/或减小各种类型的电路组件(例如，单元，标准单元，晶体管等)的接触电阻以改善物理设计中的电路性能，这可以在制造设施中实施。在这种情况下，物理设计中的接触电阻减小可能涉及选择性地标记以较低电阻制造的单元，从而以增加的泄漏的可能成本提供更高的速度。在一些情况下，具有较宽的源极/漏极(S/D)接触的单元可能会以增加的泄漏提供较高的速度，因此降低接触电阻的一种技术可能是增加接触的面积。在这个例子中，横向生长接触可能会降低电阻并增加单元的速度。在其他情况下，具有较宽的通孔的单元可能会以增大的泄漏提供更高的速度，因此减小接触电阻的另一种技术可能是增加通孔的面积。在这个例子中，通孔的生长区域可以降低电阻并提高单元的速度。当在集成电路中实施时，这些技术可以提高电路组件(例如，单元，标准单元，晶体管等)的性能。因此，现在这里将参照图1至图11更详细地描述用于减小物理设计中的接触电阻的系统和方法的各种实现方式。图1示出了根据本文描述的各种实现方式的用于减小物理设计中的接触电阻的标记单元的图。参照图1，示出了集成电路的标准单元布局100，其具有单元102的第一实例和单元104的第二实例。标准布局100包括金属互连112，其可用于将单元102、104的实例电连接到集成电路的其他电路。标准布局100可以包括用于单元112、114的第一和第二实例中的每一个的P掺杂的Si区域114和N掺杂的Si区域116。标准布局100还可以包括接近单元112、114的第一和第二实例中的每一个的栅极区域118。第一单元和第二单元102、104可以被称为器件、晶体管或者有源或无源的某些其他相关电路组件。在物理设计中，可以分析集成电路的单元102、104的第一和第二实例的操作条件。在一些情况下，单元102、104的第一和第二实例中的一个或更多个可沿着集成电路的一个或更多个路径(包括，例如，关键路径)具有时序退化(timingdegradation)。在这种情况下，如图1所示，例如，单元102的第一实例可能具有时序退化，并且可能选择性地用选择性标记110标记。因此，对于具有时序退化的选择性标记的单元102的第一实例，可以降低接触电阻。下文将更详细地描述与降低选择性标记的单元的接触电阻有关的各种技术。加工厂可以通过工艺改进(比如，改进的硅化物，费米能级去钉扎和肖特基势垒高度降低)来降低接触电阻。这些类型的工艺改进通常不涉及物理设计。这样，可以在这些工艺改进中添加物理设计选项以降低接触电阻。在一些情况下，这些选项可以提供创建特殊的低电阻物理单元，例如，类似于可用于较高驱动电流的低VT单元(低电压阈值单元)。在涉及多个VT的场景中，可以向单元添加低VT绘图层，并且可以改变注入，以便提供更高驱动电流的器件，可能漏电流更高。也就是说，提供更高的驱动电流可能会导致漏电流的增加。在图1中，可以使用器件选项标记层或选择性标记110来指定不同的VT注入、栅极CD上不同的光刻偏置、不同的S/D(源极/漏极)注入、和/或不同的硅化物沉积。在一些实现方式中，这些工艺修改中的一个或更多个可以用于以降级的电流通/电流关比(Ion/Ioff比)为代价来降低接触电阻。此外，在选定器件(例如，关键路径中的那些)中，这种折衷可能是有益的，例如，改善选择性标记的单元实例的定时。在某些情况下，可能存在与降低接触电阻有关的另一种场景，因此可能存在向电路设计者提供的其他器件选项。在这种情况下，绘图层可能不是覆盖VT层，但它可能是选择性地标记用于特殊处理的特定晶体管的下RC绘图覆盖层(blanketlowRCdrawinglayer)。例如，特殊处理可以指较强的注入和/或修改的硅化物沉积，这可能会以所选单元(晶体管)的泄漏增加为代价降低选择性标记的单元(晶体管)实例的接触电阻。根据在此描述的各种实现方式，选择性地标记用于特殊处理的单元或晶体管可以通过旨在仅发生在所选器件上的特殊接触电阻处理来提高性能。下文将更详细地描述这些特殊处理技术。图2至图9示出了根据本文描述的各种实现方式的用于减小物理设计中的接触电阻的方法的图。参照图2，集成电路的标准单元布局100设有单元102、104的第一和第二实例。如图所示，标准单元布局100可以包括金属互连112和另一金属互连112A，其限定在单元102、104的第一和第二实例之上的路径(例如，关键路径)。可以提供一个或更多个通孔130(例如，通孔0)，其将金属互连112A连接到单元102、104的第一和第二实例的P掺杂区114和N掺杂区116中的一个或更多个S/D接触120。在一些实现方式中，图2可以表示标准单元的不完整部分。在一些其他实现方式中，布局100可以代表现代布局(例如，<＝16/14nm)，其中与栅极的接触和与扩散区的接触是分离的绘图层，并且，与扩散区的接触可以跨越全扩散区宽度(即，P掺杂的Si区域114和N掺杂的Si区域116)。N和P扩散区114、116可以是实际的平面FET器件宽度(如图2所示)，或者它们可以包括可以被保留用于晶体管的形成的一个或更多个有源鳍片140或纳米线(如图3所示)。可替代地，在如上所述的覆盖和/或目标工艺调整之外，降低接触电阻的另一技术可包括增加接触(例如S/D接触120)的面积。S/D接触120的面积可以通过栅极长度、栅极间距和S/D接触与栅极间隔规则(S/D-contact-to-gatespacingrule)中的一个或更多个预先确定。在一些实现方式中，S/D接触与栅极间隔规则可用于防止或至少抑制S/D接触120与相邻栅极的短路，例如存在尺寸或叠加变化的情况下。可用来增加接触电阻的另一种技术可以是牺牲(或去除)至少一个栅极，以避免在S/D接触120的一侧上使用S/D接触与栅极间隔规则。例如，参照图4至图6描述该场景的一个布局选项。例如，如参照图4所示，S/D接触120A、120B可远离有源晶体管104延伸，并将栅极118A与有源晶体管104的最左侧重叠(并短接)。在这种场景下，左栅极118A可以变成牺牲栅极(或可去除栅极)以允许增大接触面积，从而降低与有源晶体管104相关联的S/D接触120A、120B的接触电阻。单元面积的这种增加可以改善器件性能，并可能被认为有点类似于双重折叠晶体管。应该注意的是，只要栅极被牺牲(或去除)，通本文档来自技高网...

【技术保护点】
一种方法，包括：分析用于集成电路的单元的操作条件；选择性地标记单元的沿着集成电路的关键路径具有时序退化的实例；以及降低单元的选择性标记的具有时序退化的实例的接触电阻。

【技术特征摘要】
【国外来华专利技术】2015.09.11 US 14/851,6441.一种方法，包括：分析用于集成电路的单元的操作条件；选择性地标记单元的沿着集成电路的关键路径具有时序退化的实例；以及降低单元的选择性标记的具有时序退化的实例的接触电阻。2.根据权利要求1所述的方法，其中，单元的选择性标记的实例包括选择性标记的晶体管，并且降低接触电阻包括通过向选择性标记的晶体管提供较高的驱动电流来修改选择性标记的晶体管的接触。3.根据权利要求1或2所述的方法，其中，单元的选择性标记的实例包括选择性标记的晶体管，并且降低接触电阻包括通过修改用于选择性标记的晶体管的接触的注入来修改选择性标记的晶体管的接触。4.根据权利要求1、2或3所述的方法，其中，单元的选择性标记的实例包括选择性标记的晶体管，并且降低接触电阻包括通过在用于选择性标记的晶体管的栅极接触沉积上提供不同的光刻偏置来修改选择性标记的晶体管的接触。5.根据任一项前述权利要求所述的方法，其中，单元的选择性标记的实例包括选择性标记的晶体管，并且降低接触电阻包括通过为选择性标记的晶体管提供不同的源极/漏极注入来修改选择性标记的晶体管的接触。6.根据任一项前述权利要求所述的方法，其中，单元的选择性标记的实例包括选择性标记的晶体管，并且降低接触电阻包括通过为选择性标记的晶体管提供不同的硅化物沉积来修改选择性标记的晶体管的接触。7.根据任一项前述权利要求所述的方法，其中，单元的选择性标记的实例包括选择性标记的晶体管，并且降低接触电阻包括通过去除与选择性标记的晶体管相邻的至少一个栅极并增加选择性标记的晶体管的接触的面积来修改选择性标记的晶体管的接触。8.根据任一项前述权利要求所述的方法，其中，单元的选择性标记的实例包括选择性标记的晶体管，并且降低接触电阻包括通过物理地加宽用于选择性标记的晶体管的接触来增大用于选择性标记的晶体管的接触的面积。9.根据权利要求8所述的方法，其中，增大用于选择性标记的晶体管的接触的面积包括减小用于选择性标记的晶体管的物理上较宽的接触的垂直长度。10.根据任一项前述权利要求所述的方法，其中，单元的选择性标记的实例包括选择性标记的晶体管，并且降低接触电阻包括通过物理地加宽用于选择性标记...

【专利技术属性】
技术研发人员：G·M·耶里克，
申请(专利权)人：阿姆有限公司，
类型：发明
国别省市：英国,GB