半导体器件及制造半导体器件的方法技术

本公开涉及半导体器件及制造半导体器件的方法。包括鳍式低耐压晶体管和鳍型高耐压晶体管的半导体器件的性能得到改善。在通过第一元件隔离膜彼此隔离的多个第一鳍中的每一个上形成低耐压晶体管，以及形成高耐压晶体管，该高耐压晶体管具有包括多个第二鳍的顶部和侧表面的沟道区域和在彼此相邻的第二鳍之间的半导体衬底的顶部。此时，围绕包括一个高耐压晶体管的沟道区域的一部分的第二鳍的第二元件隔离膜的顶部低于第一元件隔离膜的顶部。

【技术实现步骤摘要】
半导体器件及制造半导体器件的方法相关申请交叉参考在2016年10月28日提交的包括说明书、附图和摘要的日本专利申请No.2016-211436的公开内容通过整体引用并入本文。
本专利技术涉及半导体器件及制造半导体器件的方法，更具体地，涉及一种有效地应用于包括鳍式场效应晶体管的半导体器件的技术。
技术介绍
鳍式场效应晶体管被称为以高速工作的场效应晶体管，并且允许减小漏电流、功耗和尺寸。鳍式场效应晶体管(FINFET)例如是具有包括在衬底上方突出的板状(壁状)半导体层的图案的沟道层的半导体元件，并且具有栅电极，该栅电极被形成以便跨越(straddle)图案。日本未审专利公开No.Hei01(1989)-82672描述了金属氧化物半导体场效应晶体管(MOSFET)在半导体衬底的形成有沟道的主表面中具有多个沟槽，以扩展有效沟道宽度。日本未审专利公开No.2002-49286描述了在倾斜方向上对鳍执行离子注入，从而将相同量的杂质引入鳍的侧表面部分和上平面部分。通常，需要减小半导体器件的尺寸并提高集成度，并且鳍式场效应晶体管现在作为满足这些要求的一种结构是关注的主题。可以在鳍上形成配置为逻辑电路的低电阻FET或配置为闪存的FET。另一方面，必须对在产生用于闪存的写入和擦除的高电压的电路中使用的高耐压MOSFET等施加大电流。因此，难以提供具有与低耐压晶体管类似的结构的高耐压鳍式MOSFET。具体地说，尽管通过使用鳍结构可以减小低电阻FET和配置为闪速存储器的FET的尺寸，但高耐压FET的尺寸不太可能减小，这阻碍了半导体设备尺寸的减小。
技术实现思路
本说明书和附图的描述将阐明其它目的和新颖特征。本申请中公开的典型的一个实施例简要总结如下。一个实施例的半导体器件包括设置在鳍上的低耐压晶体管和具有包括多个其他鳍的相应表面以及位于鳍之间的半导体衬底的顶部的沟道的高耐压晶体管。根据一个实施例的制造半导体器件的方法是形成设置在鳍上的低耐压晶体管，并形成具有沟道的高耐压晶体管，该沟道包括多个其它鳍的相应表面以及位于鳍之间的半导体衬底的顶部。根据本申请中公开的一个实施例，可以提高半导体器件的性能。附图说明图1是示出本专利技术的第一实施例的半导体芯片的布局结构的示意图。图2是示出本专利技术的第一实施例的半导体器件的立体图。图3是示出本专利技术的第一实施例的半导体器件的截面图。图4是示出本专利技术的第一实施例的半导体器件的截面图。图5是在半导体器件的制造期间的本专利技术的第一实施例的半导体器件的截面图。图6是在图5之后的制造过程期间半导体器件的截面图。图7是在图6之后的制造过程期间半导体器件的截面图。图8是在图7之后的制造过程期间半导体器件的截面图。图9是在图8之后的制造过程期间半导体器件的截面图。图10是在图9之后的制造过程期间半导体器件的截面图。图11是在图10之后的制造过程期间半导体器件的截面图。图12是在图11之后的制造过程期间半导体器件的截面图。图13是在图12之后的制造过程期间半导体器件的截面图。图14是在图13之后的制造过程期间半导体器件的截面图。图15是在图14之后的制造过程期间半导体器件的截面图。图16是在图15之后的制造过程期间半导体器件的截面图。图17是在图16之后的制造过程期间半导体器件的截面图。图18是在图17之后的制造过程期间半导体器件的截面图。图19是在图18之后的制造过程期间半导体器件的截面图。图20是在图19之后的制造过程期间半导体器件的截面图。图21是在图20之后的制造过程期间半导体器件的截面图。图22是在图21所示的制造过程期间半导体器件的截面图。图23是在图22之后的制造过程期间半导体器件的截面图。图24是在图23之后的制造过程期间半导体器件的截面图。图25是在图24之后的制造过程期间半导体器件的截面图。图26是在图25之后的制造过程期间半导体器件的截面图。图27是在图26之后的制造过程期间半导体器件的截面图。图28是在图27之后的制造过程期间半导体器件的截面图。图29是在图28之后的制造过程期间半导体器件的截面图。图30是本专利技术的第二实施例的半导体器件的截面图。图31是本专利技术的第二实施例的半导体器件的截面图。图32是在半导体器件的制造过程期间的本专利技术的第二实施例的半导体器件的截面图。图33是示出本专利技术的第二实施例的半导体衬底中的杂质浓度的曲线图。图34包括各自示出比较例的高耐压晶体管的栅极电压和漏极电流之间的关系的曲线图。图35是本专利技术的第三实施例的半导体器件的截面图。图36是本专利技术第三实施例的半导体器件的截面图。图37是在半导体器件的制造过程期间的本专利技术的第三实施例的半导体器件的截面图。图38是示出本专利技术的第三实施例的半导体衬底中的杂质浓度的曲线图。图39包括各自示出本专利技术第三实施例的高耐压晶体管的栅极电压和漏极电流之间的关系的曲线图。图40是本专利技术的第三实施例的第一变形例的半导体器件的截面图。图41是本专利技术的第三实施例的第一变形例的半导体器件的截面图。图42是在半导体器件的制造过程期间的本专利技术的第三实施例的第一变形例的半导体器件的截面图。图43是示出根据本专利技术的第三实施例的第一变形例的半导体衬底中的杂质浓度的曲线图。图44是示出本专利技术的第三实施例的第一变形例的高耐压晶体管的栅极电压和漏极电流之间的关系的曲线图。图45是本专利技术的第三实施例的第二变形例的半导体器件的截面图。图46是本专利技术的第三实施例的第二变形例的半导体器件的截面图。图47是示出本专利技术的第三实施例的第二变形例的半导体衬底中的杂质浓度的曲线图。图48是本专利技术的第三实施例的第三变形例的半导体器件的截面图。图49是本专利技术的第三实施例的第三变形例的半导体器件的截面图。图50是比较例的半导体器件的截面图。具体实施方式尽管为了方便起见，以下实施例中的每一个可以在多个部分或实施例中被分开描述，但是除了特别限定的情况之外，它们彼此不相关，并且处于一定关系中，其中一个是修改、细节、补充说明、等等。在以下各实施例中，当提及元件数量(包括数字、数值、数量和范围)时，除了特别限定的情况之外，以及除了对于数字主要明确限于上述数字的情况之外，该数量不限于指定数量。换句话说，该号码可以不小于或不超过所述号码。此外，应当理解，在以下每个实施例中，除了特别限定的情况之外，并且除了对于将部件视为不可缺少的原理的情况之外，该实施例的部件(包括元件台阶等)不一定是不可或缺的。类似地，在以下每个实施例中，当描述组件等的形状或位置关系时，应包括与这种形状等基本上密切相关或类似的任何构造，除了特别限定的情况，并且除了对于这种配置在原则上被认为不包括的情况。对于每个数值和范围也是如此。在下文中，将参照附图详细描述一些实施例。在用于说明实施例的所有附图中，具有相同功能的部件由相同的附图标记表示，并且省略重复的描述。在以下实施例中，除了特别需要的情况之外，原则上不重复描述相同或相似的部分。第一实施例半导体芯片的示例性布局配置参照一些图来描述具有第一实施例的非易失性存储器的半导体器件。现在描述具有包括非易失性存储器的系统的半导体器件(半导体芯片)的布局配置。图1是示出第一实施例的半导体芯片CHP的示例性布局配置的示意图。在图1中，半导体芯片CHP包括中央处理单元(CPU)CC1、随机存取存储本文档来自技高网...

【技术保护点】
一种半导体器件，包括：半导体衬底，具有在所述半导体衬底的顶部中的第一区域和第二区域；作为所述半导体衬底的一部分的多个第一突出部，所述多个第一突出部从所述第一区域的所述半导体衬底的顶部突出，沿着所述半导体衬底的顶部在第一方向上延伸，并且被布置在与所述第一方向正交的第二方向上；作为所述半导体衬底的一部分的多个第二突出部，所述多个第二突出部从所述第二区域的所述半导体衬底的顶部突出，沿着所述半导体衬底的顶部在第三方向上延伸，并且被布置在与所述第三方向正交的第四方向上；第一元件隔离膜，在彼此相邻的所述第一突出部之间填充并且具有位于每个所述第一突出部的顶部下方的顶部，第二元件隔离膜，在彼此相邻的所述第二突出部之间露出所述半导体衬底的顶部，并且嵌入沟槽中，所述沟槽围绕所述第二突出部形成在所述半导体衬底的顶部中，第一栅电极，在所述第二方向上覆盖每个所述第一突出部的顶部和侧表面，其间具有第一绝缘膜；第二栅电极，在所述第四方向上覆盖每个所述第二突出部的顶部和侧表面，并且在彼此相邻的所述第二突出部之间覆盖所述半导体衬底的顶部，其间具有第二绝缘膜；第一源极区域和第一漏极区域，形成在所述第一突出部的表面中，以在平面视角下夹持所述第一栅电极；以及第二源极区域和第二漏极区域，形成在所述第二突出部的表面中，并且形成在所述半导体衬底的顶部中，以在平面视角下夹持所述第二栅电极，其中所述第一栅电极、所述第一源极区域和所述第一漏极区域配置为第一场效应晶体管，所述第二栅电极、所述第二源极区域和所述第二漏极区域配置为第二场效应晶体管，并且所述第二元件隔离膜的顶部位于所述第一元件隔离膜的顶部下方。...

【技术特征摘要】
2016.10.28 JP 2016-2114361.一种半导体器件，包括：半导体衬底，具有在所述半导体衬底的顶部中的第一区域和第二区域；作为所述半导体衬底的一部分的多个第一突出部，所述多个第一突出部从所述第一区域的所述半导体衬底的顶部突出，沿着所述半导体衬底的顶部在第一方向上延伸，并且被布置在与所述第一方向正交的第二方向上；作为所述半导体衬底的一部分的多个第二突出部，所述多个第二突出部从所述第二区域的所述半导体衬底的顶部突出，沿着所述半导体衬底的顶部在第三方向上延伸，并且被布置在与所述第三方向正交的第四方向上；第一元件隔离膜，在彼此相邻的所述第一突出部之间填充并且具有位于每个所述第一突出部的顶部下方的顶部，第二元件隔离膜，在彼此相邻的所述第二突出部之间露出所述半导体衬底的顶部，并且嵌入沟槽中，所述沟槽围绕所述第二突出部形成在所述半导体衬底的顶部中，第一栅电极，在所述第二方向上覆盖每个所述第一突出部的顶部和侧表面，其间具有第一绝缘膜；第二栅电极，在所述第四方向上覆盖每个所述第二突出部的顶部和侧表面，并且在彼此相邻的所述第二突出部之间覆盖所述半导体衬底的顶部，其间具有第二绝缘膜；第一源极区域和第一漏极区域，形成在所述第一突出部的表面中，以在平面视角下夹持所述第一栅电极；以及第二源极区域和第二漏极区域，形成在所述第二突出部的表面中，并且形成在所述半导体衬底的顶部中，以在平面视角下夹持所述第二栅电极，其中所述第一栅电极、所述第一源极区域和所述第一漏极区域配置为第一场效应晶体管，所述第二栅电极、所述第二源极区域和所述第二漏极区域配置为第二场效应晶体管，并且所述第二元件隔离膜的顶部位于所述第一元件隔离膜的顶部下方。2.根据权利要求1所述的半导体器件，其中所述第二元件隔离膜的顶部位于所述第一元件隔离膜的底部下方。3.根据权利要求1所述的半导体器件，其中所述第一突出部在所述第二方向上的宽度为50nm以下，所述第二突出部在所述第二方向上的宽度为50nm以下。4.根据权利要求1所述的半导体器件，其中所述第二源极区域和所述第二漏极区域均具有第一导电类型，并且其中在所述第二栅电极正下方的所述半导体衬底中，与所述第一导电类型不同的第二导电类型的杂质的浓度从所述第二突出部的顶部到与所述半导体衬底的顶部相对的底侧逐渐减小。5.根据权利要求1所述的半导体器件，其中所述第二场效应晶体管在比所述第一场效应晶体管更高的电压下工作。6.根据权利要求1所述的半导体器件，其中所述第二源极区域和所述第二漏极区域均具有第一导电类型，其中所述第二突出部包括上端部、下端部和中间部，所述上端部包括所述第二突出部的顶部，所述中间部位于所述上端部与所述下端部之间，其中在所述第二突出部的上端部中与所述第一导电类型不同的第二导电类型的杂质的浓度高于在彼此相邻的所述第二突出部之间的所述半导体衬底的顶部中的所述第二导电类型的杂质的浓度，其中彼此相邻的所述第二突出部中的一个突出部具有第一侧表面和在与所述第一侧表面相对的一侧上的第二侧表面，其中所述第二突出部中的另一个突出部具有第三侧表面和在与所述第三侧表面相对的一侧上的第四侧表面，其中所述第二侧表面和所述第三侧表面彼此相对，并且其中从所述第二突出部的下端到上端的高度大于所述第二方向上的所述第一侧表面与所述第三侧表面之间的宽度的一半。7.根据权利要求6所述的半导体器件，其中所述第二突出部的中间部中的所述第二导电类型的杂质的浓度高于彼此相邻的所述第二突出部之间的所述半导体衬底的顶部中的所述第二导电类型的杂质的浓度。8.根据权利要求1所述的半导体器件，其中所述第二源极区域和所述第二漏极区域均具有第一导电类型，其中所述第二突出部包括上端部、下端部和中间部，所述上端部包括所述第二突出部的顶部，所述中间部位于所述上端部与所述下端部之间，其中在彼此相邻的所述第二突出部之间的所述半导体衬底的顶部中的与所述第一导电类型不同的第二导电类型的杂质的浓度高于在所述第二突出部的上端部中的所述第二导电类型的杂质的浓度，其中彼此相邻的所述第二突出部...

【专利技术属性】
技术研发人员：冈本真一，冈崎勉，
申请(专利权)人：瑞萨电子株式会社，
类型：发明
国别省市：日本,JP