分离式预成形封装导线架及其制作方法技术

一种分离式预成形封装导线架制作方法及分离式预成形封装导线架，利用分段式蚀刻及封装，让导电基片借由封装材料的黏接封装，而让形成的分离式预成形封装导线架的每一个导线架单元可不需借由支撑架连接各自分离并电性独立，而可更易于后续封装、切单的制程使用。

【技术实现步骤摘要】
分离式预成形封装导线架及其制作方法
本专利技术涉及一种四方扁平无外引脚(QFN，quadflatno-lead)导线架及其制作方法，特别是涉及一种预成形封装导线架及其制作方法。
技术介绍
参阅图1，现有四方扁平无外引脚(QFN，quadflatno-lead)导线架结构，大都是先借由块体蚀刻(bulketching)方式，将一选自铜、铁镍合金，或铜系合金为材料构成的金属片蚀刻移除不必要的部分后，而形成一导线架1。该导线架1具有多条纵向及横向排列且彼此间隔的连接支架11，及多个由任两相邻且彼此相交的横向及纵向排列的连接支架11共同界定出的导线架单元12。每一个该导线架单元12具有一芯片座13，及多条自该连接支架11朝向该芯片座13延伸的引脚14。当要利用前述该导线架1进行芯片封装时，一般是先将一半导体芯片(图未示)贴合于该芯片座13的顶面，然后进行打线、封装后，再沿一预切割线(如图1所示的假想线)将所述引脚14切割，让所述引脚14彼此电性独立进行，而得到单粒封装晶粒结构。配合参阅图2，而另一种QFN封装方式，则是业界称为GQFN(gridquadflatno-lead)封装方式。其是先借由块体蚀刻将一金属片10蚀刻移除不必要的部分后，于该金属片10的其中一表面形成一与图1所示的导线架单元12的结构雷同的线路图案121，接着先将一半导体芯片15贴合于该芯片座13的顶面，然后进行打线封装，形成导线16与封装该芯片15与所述导线16的封装层17后，再将封装有该半导体芯片15的金属片10进行背蚀刻，于该金属片10反向该半导体芯片15的表面蚀刻形成与该线路图案121对应的电连接线路图案122，然后于该电连接线路图案122的间隙形成一绝缘层18后，再进行切单(dicing)，而得到单粒封装的封装晶粒。前述GQFN制程因为第一次蚀刻形成的线路图案121仅在金属片10表面，因此，所述引脚14可各自独立，而不需存在如图1所示的连接支架11连接，故，当以GQFN封装方式得到的封装芯片进行切单时，其切割位置(如图2箭头所示位置)仅会切割到封装材料不会切割到金属材料。然而，此封装方式因为是先将该半导体芯片15封装后再进行第二蚀刻，因此，于蚀刻过程中对该半导体芯片15的影响无法预期。
技术实现思路
本专利技术的目的在于提供一种方便使用并可用于简化后续封装切割制程的分离式预成形封装导线架制作方法。本专利技术该分离式预成形封装导线架制作方法，包含一第一蚀刻步骤、一第一封胶步骤，及一第二蚀刻步骤。该第一蚀刻步骤是准备一具有彼此相对的一第一表面及一第二表面的导电基片，自该第一表面向下蚀刻移除部分的导电材料形成一第一蚀刻槽，且该蚀刻槽的深度不穿过该第二表面，得到一导线架半成品，该导线架半成品具有一导电基部、多个自该导电基部向上的上芯片部，及多个与所述上芯片部成一间隙的引脚部，所述引脚部与上芯片部借由该第一蚀刻槽彼此分隔，其中，该导电基部的底面即为该第二表面，所述上芯片部反向该导电基部的表面即为用于与一半导体芯片连接的面。该第一封胶步骤是于该第一蚀刻槽填注一高分子封装材料，固化后形成一第一成形胶膜，且该第一成形胶膜不覆盖所述上芯片部及引脚部反向该导电基部的表面。该第二蚀刻步骤是将形成该第一成形胶膜的导线架半成品自该导电基部的第二表面进行蚀刻，将该导电基部对应该第一蚀刻槽位置的导电材料蚀刻移除至该第一成形胶膜露出并将对应所述引脚部及上芯片部的部分导电材料移除，而形成一第二蚀刻槽及多个分别与所述上芯片部及所述引脚部相对应连接的下芯片部及电连接部，且所述下芯片部及电连接部借由该第二蚀刻槽彼此分隔。较佳地，本专利技术所述的分离式预成形封装导线架制作方法，该方法还包含一第二封胶步骤，于该第二蚀刻槽填注一高分子封装材料形成一第二成形胶膜，且该第二成形胶膜不覆盖所述电连接部及下芯片部反向所述上芯片部的表面。较佳地，本专利技术所述的分离式预成形封装导线架制作方法，该方法还包含一金属层形成步骤，于所述电连接部及所述下芯片部外露于该第二成形胶膜的表面形成一金属层。较佳地，本专利技术所述的分离式预成形封装导线架制作方法，其中，该导电基片为由至少一层导电材料构成，该第一封胶步骤形成的该第一成形胶膜的表面与所述上芯片部及所述引脚部反向该导电基部的表面齐平，且该第一、二成形胶膜可为相同或不同的高分子封装材料。本专利技术的另一目的在于提供一种方便使用并可用于简化后续封装切割制程的分离式预成形封装导线架。本专利技术的分离式预成形封装导线架，包含多个导线架单元，及一预成形胶层。所述导线架单元由导电材料构成，彼此电性隔离不相连接并成数组间隔排列，每一个导线架单元具有至少一个芯片座，及多条各自电性独立的引脚，该芯片座具有一用于与一半导体芯片连接的顶面，该每一条引脚具有一朝向该芯片座的顶面延伸并与该芯片座成一间隙的引脚部且该引脚部的顶面与该芯片座的顶面齐平，及自该每一条引脚部相对远离该芯片座的一侧向下延伸并可用于对外电连接的电连接部。该预成形胶层位于所述导线架单元间的间隙及该每一个导线架单元的所述引脚部、所述电连接部与该芯片座的间隙，该预成形胶层具有一与所述芯片座的顶面相邻的第一面，及一反向该第一面的第二面，其中，每一个芯片座及每一条引脚部的顶面自该第一面露出，该每一个芯片座反向该顶面的底面及该每一个电连接部反向该引脚部的表面会自该第二面露出，且所述芯片座的顶面与该预成形胶层的第一面及所述引脚部的表面齐平，共同构成一平坦的表面。较佳地，本专利技术所述的分离式预成形封装导线架，其中，该预成形胶层具有一自该第一面朝向该第二面形成的第一成型胶膜，及一自该第二面朝向第一面形成的第二成型胶膜，且该第一、二成型胶膜的材料可为相同或不同。较佳地，本专利技术所述的分离式预成形封装导线架，该分离式预成形封装导线架还包含一金属层，该金属层形成于所述芯片座及所述电连接部自该第二面外露的表面。本专利技术的有益的效果在于：利用分段式蚀刻及封装，让导电基片于蚀刻过程可借由封装材料的黏接封装，而让形成的每一个导线架单元可不需借由现有金属支撑架的连接，各自分离并电性独立，而可更易于后续封装、切单的制程使用。附图说明图1是说明传统QFN导线架结构的示意图；图2是说明传统GQFN的封装制作流程示意图；图3是说明本专利技术分离式预成形封装导线架的一第一实施例的俯视示意图；图4是图3中4-4割线的剖视图；图5是说明说明该第一实施例的引脚为多排的示意图；图6是说明本专利技术该第一实施例的控制器为滚轴，且还具有固定杆的局部剖视示意图；图7说明该步骤91的流程示意图；图8是以图7中8-8割线的剖视结构辅助说明该步骤92-94的流程示意图；图9是说明利用该第一实施例的分离式预成形封装导线架进行半导体芯片封装后，切单前的剖视结构示意图；图10是说明该第二实施例制得的分离式预成形封装导线架的剖视示意图；图11是说明该第二实施例的文字步骤流程图。具体实施方式下面结合附图及实施例对本专利技术进行详细说明。在本专利技术被详细描述前，应当注意在以下的说明内容中，类似的组件是以相同的编号来表示。参阅图3、4，本专利技术分离式预成形封装导线架200(见图8)的一实施例是可用于进行半导体芯片封装。该分离式预成形封装导线架200具有多个导线架单元2，及一预成形胶层3。所述导线架单元2是由铜、铜系合金本文档来自技高网...

【技术保护点】
一种分离式预成形封装导线架制作方法，其特征在于：包含：一第一蚀刻步骤，准备一具有彼此相对的一第一表面及一第二表面的导电基片，自该第一表面向下蚀刻移除部分的导电材料形成一第一蚀刻槽，且该蚀刻槽的深度不穿过该第二表面，得到一导线架半成品，该导线架半成品具有一导电基部、多个自该导电基部向上的上芯片部，及多个与所述上芯片部成一间隙的引脚部，所述引脚部与上芯片部借由该第一蚀刻槽彼此分隔，其中，该导电基部的底面即为该第二表面，所述上芯片部反向该导电基部的表面即为用于与一半导体芯片连接的面；一第一封胶步骤，于该第一蚀刻槽填注一高分子封装材料，固化后形成一第一成形胶膜，且该第一成形胶膜不覆盖所述上芯片部及引脚部反向该导电基部的表面；及一第二蚀刻步骤，将形成该第一成形胶膜的导线架半成品自该导电基部的第二表面进行蚀刻，将该导电基部对应该第一蚀刻槽位置的导电材料蚀刻移除至该第一成形胶膜露出并将对应所述引脚部及上芯片部的部分导电材料移除，而形成一第二蚀刻槽及多个分别与所述上芯片部及所述引脚部相对应连接的下芯片部及电连接部，且所述下芯片部及电连接部借由该第二蚀刻槽彼此分隔。

【技术特征摘要】
1.一种分离式预成形封装导线架制作方法，其特征在于：包含：一第一蚀刻步骤，准备一具有彼此相对的一第一表面及一第二表面的导电基片，自该第一表面向下蚀刻移除部分的导电材料形成一第一蚀刻槽，且该蚀刻槽的深度不穿过该第二表面，得到一导线架半成品，该导线架半成品具有一导电基部、多个自该导电基部向上的上芯片部，及多个与所述上芯片部成一间隙的引脚部，所述引脚部与上芯片部借由该第一蚀刻槽彼此分隔，其中，该导电基部的底面即为该第二表面，所述上芯片部反向该导电基部的表面即为用于与一半导体芯片连接的面；一第一封胶步骤，于该第一蚀刻槽填注一高分子封装材料，固化后形成一第一成形胶膜，且该第一成形胶膜不覆盖所述上芯片部及引脚部反向该导电基部的表面；及一第二蚀刻步骤，将形成该第一成形胶膜的导线架半成品自该导电基部的第二表面进行蚀刻，将该导电基部对应该第一蚀刻槽位置的导电材料蚀刻移除至该第一成形胶膜露出并将对应所述引脚部及上芯片部的部分导电材料移除，而形成一第二蚀刻槽及多个分别与所述上芯片部及所述引脚部相对应连接的下芯片部及电连接部，且所述下芯片部及电连接部借由该第二蚀刻槽彼此分隔。2.根据权利要求1所述的分离式预成形封装导线架制作方法，其特征在于：该方法还包含一第二封胶步骤，于该第二蚀刻槽填注一高分子封装材料形成一第二成形胶膜，且该第二成形胶膜不覆盖所述电连接部及下芯片部反向所述上芯片部的表面。3.根据权利要求1所述的分离式预成形封装导线架制作方法，其特征在于：该方法还包含一金属层形成步骤，于所述电连接部及所述下芯片部外露于该第二成形胶膜的表面形成一金属层。4.根据权利要求1所述的分离式预成形封装...

【专利技术属性】
技术研发人员：黄嘉能，
申请(专利权)人：长华科技股份有限公司，
类型：发明
国别省市：中国台湾,71