半导体衬底及具有半导体衬底的半导体封装结构制造技术

本发明专利技术涉及一种半导体封装结构，其包含半导体衬底、半导体芯片及导电材料。所述半导体衬底包含绝缘层、导电电路层及导电凸块。所述导电电路层从所述绝缘层的顶表面凹入，且包含至少一个衬垫。所述导电凸块安置在所述至少一个衬垫上。所述导电凸块的侧表面、所述至少一个衬垫的顶表面及所述绝缘层的侧表面一起界定容置空间。所述导电材料电连接所述导电凸块与所述半导体芯片，且所述导电材料的一部分安置在所述容置空间中。

Semiconductor substrate and semiconductor packaging structure with semiconductor substrate

The invention relates to a semiconductor packaging structure, which comprises a semiconductor substrate, a semiconductor chip and a conductive material. The semiconductor substrate comprises an insulating layer, a conductive circuit layer and a conductive bump. The conductive circuit layer is concave from the top surface of the insulating layer and comprises at least one gasket. The conductive bump is positioned on the at least one pad. The side surface of the conductive bump, the top surface of the at least one gasket and the side surface of the insulating layer together define the holding space. The conductive material is electrically connected with the conductive bump and the semiconductor chip, and a part of the conductive material is arranged in the holding space.

【技术实现步骤摘要】
半导体衬底及具有半导体衬底的半导体封装结构本申请是申请日为2015年03月19日，申请号为“201510120701.3”，而专利技术名称为“半导体衬底及具有半导体衬底的半导体封装结构”的申请的分案申请。
本专利技术涉及半导体衬底及具有半导体衬底的半导体封装结构。明确地说，本专利技术涉及用于倒装芯片接合/互连的半导体衬底及具有半导体衬底的半导体封装结构。
技术介绍
随着电子行业的快速发展及半导体处理技术的进展，半导体芯片与越来越多的电子元件集成以实现更好的电气性能。因此，半导体芯片具备更多的输入/输出(I/O)连接。为了使半导体封装小型化同时使用具有增加的数目个I/O连接的半导体芯片，用于携载半导体芯片的半导体衬底的接合垫密度应相对应地增加。然而，半导体封装的小型化还减少半导体衬底上在半导体芯片周围的空间，从而导致进一步需要较高密度的接合垫/焊料。半导体芯片的电路与半导体衬底的电路之间的互连可借助于凸块/焊料来进行，所述凸块/焊料附接到半导体芯片的接合垫，且接合到半导体衬底的接合垫上的相对应的互连凸块/支柱。然而，对于倒装芯片封装，当接合垫密度高时，可能难以在半导体芯片与半导体衬底之间执行接合工艺。可能容易在邻近的导电迹线与半导体衬底的互连凸块/支柱之间发生短路，这是因为焊料可形成桥接器且产品可由此出故障。
技术实现思路
本专利技术的一方面涉及一种半导体封装结构。在一实施例中，所述半导体封装结构包括半导体衬底、半导体芯片及导电材料。所述半导体衬底包括绝缘层、导电电路层及导电凸块。所述绝缘层具有顶表面。所述导电电路层从所述绝缘层的所述顶表面凹入。所述导电电路层包括至少一个衬垫及连接到所述至少一个衬垫的导电迹线。所述导电凸块安置在所述至少一个衬垫上。所述导电凸块的侧表面、所述至少一个衬垫的顶表面及所述绝缘层的侧表面一起界定容置空间。所述导电材料电连接到所述导电凸块及所述半导体芯片。所述导电材料的一部分安置在所述容置空间中。本专利技术的另一方面涉及一种半导体衬底。在一实施例中，所述半导体衬底包括绝缘层、导电电路层及第一导电凸块。所述绝缘层具有顶表面。所述导电电路层从所述绝缘层的所述顶表面凹入。所述导电电路层包括至少一个第一衬垫及连接到所述第一衬垫的第一导电迹线。所述第一导电凸块安置在所述第一衬垫上，其中所述第一导电凸块的宽度小于所述第一衬垫的宽度，且所述第一导电凸块的侧表面、所述第一衬垫的顶表面及所述绝缘层的侧表面一起界定第一容置空间。本专利技术的另一方面涉及一种半导体封装结构。在一实施例中，所述半导体封装结构包括半导体衬底、半导体芯片及导电材料。所述半导体衬底包括绝缘层、导电电路层及第一导电凸块。所述绝缘层具有顶表面。所述导电电路层从所述绝缘层的所述顶表面凹入。所述导电电路层包括至少一个第一衬垫及连接到所述第一衬垫的第一导电迹线。所述第一导电凸块安置在所述第一衬垫上。所述导电材料电连接到所述第一导电凸块及所述半导体芯片。所述导电材料的一部分低于所述绝缘层的所述顶表面。附图说明图1为根据本专利技术的一实施例的半导体衬底的透视图；图2为沿着图1的半导体衬底的线2-2截取的截面图；图3为根据本专利技术的一实施例的半导体封装结构的部分截面图；图4为根据本专利技术的另一实施例的半导体封装结构的部分截面图；图5为根据本专利技术的另一实施例的半导体封装结构的部分截面图；图6为根据本专利技术的另一实施例的半导体衬底结构的截面图；图7为根据本专利技术的另一实施例的半导体封装结构的部分截面图；图8为根据本专利技术的另一实施例的半导体衬底的截面图；图9A、9B、9C、9D、9E、9F、9G、9H、9I及9J说明根据本专利技术的一实施例的制造半导体封装结构的方法。贯穿图式及详细描述使用共同参考数字以指示相同或类似元件。本专利技术的实施例将从结合附图进行的以下详细描述更显而易见。具体实施方式图1展示根据本专利技术的一实施例的半导体衬底1的透视图。半导体衬底1包括第一导电凸块141、第二导电凸块142、第一衬垫221、第二衬垫222、第一导电迹线111、第二导电迹线112、第三导电迹线321及第四导电迹线322。第一导电凸块141安置在形成于绝缘层16(图2)中的第一衬垫221上，且第二导电凸块142安置在形成于绝缘层16(图2)中的第二衬垫222上。第一导电凸块141及第二导电凸块142的材料可与第一衬垫221及第二衬垫222的材料相同或不同。第一导电凸块141、第二导电凸块142、第一衬垫221及第二衬垫222中的每一者包含铜，且还可包含另一金属或金属合金或其它导电材料。如图1中所展示，第一导电凸块141的形状实质上与第一衬垫221的形状相同，且第二导电凸块142的形状实质上与第二衬垫222的形状相同。第一导电迹线111连接到第一衬垫221，且第二导电迹线112连接到第二衬垫222。在此实施例中，第三导电迹线321及第四导电迹线322安置在第一衬垫221与第二衬垫222之间。在另一实施例中，可存在安置在第一衬垫221与第二衬垫222之间的仅一个导电迹线(第三导电迹线321或第四导电迹线322)。图2展示沿着图1的半导体衬底1的线2-2截取的截面图。半导体衬底1包括绝缘层16、第一导电电路层12、第一导电凸块141、第二导电凸块142、第二导电电路层14，及多个导电通孔(例如，第一导电通孔441及第二导电通孔442)。绝缘层16的材料包含绝缘材料或介电材料，例如聚丙烯。绝缘层16具有顶表面161、底表面162及多个通孔163。第一导电电路层12邻近于绝缘层16的顶表面161而安置，且从绝缘层16的顶表面161凹入。第一导电电路层12包括第一衬垫221、第三导电迹线321、第二衬垫222、第四导电迹线322、第一导电迹线111(图1)及第二导电迹线112(图1)。第一导电电路层12为经图案化的导电电路层。第一导电电路层12包含(例如)通过电镀工艺形成的铜，但可包含其它金属或金属合金。在图2的实施例中，第一导电凸块141包括主要部分143、金属层部分641及突起部分223。突起部分223从第一衬垫221突出，金属层部分641安置在突起部分223上，且主要部分143安置在金属层部分641上。主要部分143、金属层部分641及突起部分223的宽度实质上相同。在此实施例中，突起部分223及第一衬垫221是一体地形成。也就是说，突起部分223及第一衬垫221是在蚀刻工艺之后同时形成。突起部分223的顶表面实质上与绝缘层16的顶表面161共平面，且高于第一衬垫221的顶表面221a。金属层部分641是(例如)通过蚀刻铜箔而形成。主要部分143为(例如)通过电镀工艺形成的铜，但可包含其它金属或金属合金。第一导电凸块141的侧表面141a、第一衬垫221的顶表面221a及绝缘层16的侧表面16a一起界定第一容置空间151。因而，当安置在第一导电凸块141上的导电材料(例如，焊料)由于回焊工艺或由于其它原因而熔融且溢出时，第一容置空间151可提供缓冲器及容纳溢出导电材料的一部分。因此，导电材料将不会接触邻近的第三导电迹线321且造成短路。而且在图2的实施例中，第二导电凸块142包括主要部分144、金属层部分642及突起部分224。突起部分224从第二衬垫222突出，金属层部分642安置在突起部分224上本文档来自技高网...

【技术保护点】
一种半导体封装结构，其包括：衬底，其包括：绝缘层，其具有顶表面；导电电路层，其从所述绝缘层的所述顶表面凹入，其中所述导电电路层包括至少一个衬垫；以及导电凸块，其安置在所述至少一个衬垫上；半导体芯片；以及导电材料，其电连接所述导电凸块与所述半导体芯片；其中所述导电凸块包括主要部分及突起部分，所述突起部分安置在所述至少一个衬垫上方，所述衬垫的至少一部分自所述绝缘层外露，所述突起部分与所述至少一个衬垫是一体地形成，且所述突起部分未突出于所述绝缘层的顶表面。

【技术特征摘要】
2014.12.30 US 14/586,7351.一种半导体封装结构，其包括：衬底，其包括：绝缘层，其具有顶表面；导电电路层，其从所述绝缘层的所述顶表面凹入，其中所述导电电路层包括至少一个衬垫；以及导电凸块，其安置在所述至少一个衬垫上；半导体芯片；以及导电材料，其电连接所述导电凸块与所述半导体芯片；其中所述导电凸块包括主要部分及突起部分，所述突起部分安置在所述至少一个衬垫上方，所述衬垫的至少一部分自所述绝缘层外露，所述突起部分与所述至少一个衬垫是一体地形成，且所述突起部分未突出于所述绝缘层的顶表面。2.根据权利要求1所述的半导体封装结构，其中所述导电凸块的宽度与所述至少一个衬垫的宽度的比率为0.5至0.8之间。3.根据权利要求1所述的半导体封装结构，其中所述突起部分与所述绝缘层的顶表面共平面。4.根据权利要求1所述的半导体封装结构，其中所述导电凸块安置在所述至少一个衬垫的圆周内。5.根据权利要求1所述的半导体封装结构，其中所述导电凸块覆盖所述绝缘层的一部分。6.根据权利要求1所述的半导体封装结构，其中所述导电凸块更包括金属层部分，安置在所述主要部分与所述突起部分之间。7.根据权利要求1所述的半导体封装结构，其中所述衬垫侧壁表面在所述绝缘层的侧壁表面上延伸。8.根据权利要求1所述的半导体封装结构，其中所述导电凸块的宽度小于所述至少一个衬垫的宽度。9.根据权利要求1所述的半导体封装结构，其中所述至少一个衬垫具有几何中心轴线，所述导电凸块的主要部分具有几何中心轴线，且在所述至少一个衬垫的所述几何中心轴线与所述导电凸块的主要部分的所述几何中心轴线之间存在偏移。10.根据权利要求1所述的半导体封装结构，其中所述导电凸块的侧表面、所述至少一个衬垫的顶表面及所述绝缘层的侧表面一起界定容置空间，且所述导电材料的一部分安置在所述容置空间中。11.根据权利要求10所述的半导体封装结构，其中所述容置空间的宽度大于所述导电凸块的宽度与所述至少一个衬垫的宽度之间的差。12.一种半导体封装结构，其包括：衬底，其包括：绝缘层，其具有顶...

【专利技术属性】
技术研发人员：廖国成，陈家庆，丁一权，
申请(专利权)人：日月光半导体制造股份有限公司，
类型：发明
国别省市：中国台湾,71