半导体装置制造方法及图纸

本公开涉及半导体装置。通过在包括鳍式晶体管的分离栅极MONOS存储器中防止由于鳍的形状而使到电荷累积膜中的电子的不平衡注入分布，从而提供了一种具有改善的可靠性的半导体装置。构造存储器单元的存储器栅极电极形成在鳍上方。与覆盖鳍的上表面的ONO膜邻接的该存储器栅极电极的一部分的杂质浓度低于与覆盖鳍的侧表面的ONO膜邻接的存储器栅极电极的一部分的杂质浓度。

【技术实现步骤摘要】
半导体装置相关申请的交叉引用2016年9月30日提交的日本专利申请No.2016-192552的公开内容(包括说明书、附图和摘要)通过引用整体并入本文。
本专利技术涉及一种半导体装置，具体涉及一种应用于包括鳍式晶体管的半导体装置时有效的技术。
技术介绍
已知鳍式晶体管是具有高操作速率、可以以降低的能量消耗在减小的泄漏电流下操作并且可以减小尺寸的场效应晶体管。鳍式晶体管(FINFET：鳍式场效应晶体管)例如是具有从半导体衬底突出的板状(壁状)半导体层图案作为沟道层并具有形成为骑跨在该图案上方的栅极电极的半导体元件。作为电可编程和可擦除的非易失性半导体存储器装置，已经广泛使用EEPROM(电可擦除和可编程的只读存储器)。以现在普遍使用的闪速存储器为代表的这种存储器装置在其MISFET的栅极电极下方具有由氧化物膜围绕的导电浮置栅极电极或捕获绝缘膜。浮置栅极或捕获绝缘膜中的电荷累积状态用于存储信息，并将其作为晶体管的阈值读出。该捕获绝缘膜是指可以累积电荷的绝缘膜，并且其一个示例是氮化硅膜。闪速存储器通过从这种电荷累积区域注入或释放电荷并由此移位MISFET的阈值而作为存储器元件来操作。该闪速存储器的示例包括使用MONOS(金属-氧化物-氮化物-氧化物-半导体)膜的分裂栅极单元。专利文献1(日本未审查的专利申请公开No.2006-041354描述了包括FINFET的分裂栅极MONOS存储器。[专利文献][专利文献1]日本未审查的专利申请公开No.2006-041354
技术实现思路
在包括FINFET的存储器单元中，由于其半导体层具有特殊形状，更具体地说，该特殊形状为板状并且具有从衬底的突出(这可以在下文中称为“鳍”)，因此容易在鳍的上表面附近发生电场集中。结果，鳍的上部部分和侧表面部分之间的MONOS存储器写入特性出现差异，导致存储器的写入寿命的减少或存储器的写入特性的劣化。本专利技术的另外目的和新颖特征将从本文的描述和附图中变得明显。在本申请公开的实施例中，下面将简要概述典型的实施例。在本专利技术的一个实施例中，提供了一种具有包括FINFET的MONOS存储器的半导体装置，其中在位于鳍上方的构造存储器单元的存储器栅极电极当中的存储器栅极电极的杂质浓度小于位于鳍的上表面下方的存储器栅极电极的杂质浓度。在本专利技术的另一实施例中，还提供了一种具有包括FINFET的MONOS存储器的半导体装置，其中在构造存储器单元的存储器栅极电极的正下方，磷被引入与构造存储器单元的源极区域相邻的鳍的上表面中。本申请中公开的实施例可以提供具有改善的可靠性的半导体装置。附图说明图1是示出本专利技术的第一实施例的半导体芯片的布局构成的示意图；图2是示出本专利技术的第一实施例的半导体装置的平面图；图3是示出本专利技术的第一实施例的半导体装置的立体图；图4是沿着图2的线A-A得到的截面图；图5是沿着图2的线B-B得到的截面图；图6是在其制造步骤期间本专利技术的第一实施例的半导体装置的截面图；图7是在图6后的制造步骤期间半导体装置的截面图；图8是在图7后的制造步骤期间半导体装置的截面图；图9是在图8后的制造步骤期间半导体装置的截面图；图10是在图9后的制造步骤期间半导体装置的截面图；图11是在图10后的制造步骤期间半导体装置的截面图；图12是在图11后的制造步骤期间半导体装置的截面图；图13是在图12后的制造步骤期间半导体装置的截面图；图14是在图13后的制造步骤期间半导体装置的截面图；图15是在图14后的制造步骤期间半导体装置的截面图；图16是沿着方向Y的图15所示的半导体装置的截面图；图17是在图16后的制造步骤期间半导体装置的截面图；图18是在图17后的制造步骤期间半导体装置的截面图；图19是在图18后的制造步骤期间半导体装置的截面图；图20是在图19后的制造步骤期间半导体装置的截面图；图21是在图20后的制造步骤期间半导体装置的截面图；图22是在图21后的制造步骤期间半导体装置的截面图；图23是在装置的制造步骤期间本专利技术的第一实施例的变形例的半导体装置的截面图；图24是在图23后的制造步骤期间半导体装置的截面图；图25是在图24后的制造步骤期间半导体装置的截面图；图26是沿着方向Y的图25所示的半导体装置的截面图；图27是在图26后的制造步骤期间半导体装置的截面图；图28是示出本专利技术的第二实施例的半导体装置的截面图；图29是沿着方向Y的图28所示的半导体装置的截面图；图30是示出本专利技术的第三实施例的半导体装置的截面图；图31是沿着方向Y的图30所示的半导体装置的截面图；图32是用于描述分裂栅极存储器单元的操作电压的表格；图33是示出比较例的半导体装置的截面图；以及图34是示出另一比较例的半导体装置的截面图。具体实施方式在以下实施例中，在需要时为了方便起见，可以在分为多个部分或实施例后进行描述。除非另有特别指定，否则这些部分或实施例并非彼此独立，而是它们中的一个是另一个的部分或整体的变形例、细节、补充描述等。在以下实施例中，在提及组件的数量等(包括数量、值、量、范围等)时，除非另有特别指定或原理上明显地数量限于指定数量，否则该数量不限于指定数量，而是可以大于或小于指定数量。此外，毋庸多说，在以下实施例中，除非另有特别指定或原理上明显是必需的，否则构成组件(包括组件步骤等)不一定是必需的。类似地，在以下实施例中，当提及构成组件的形状、位置关系等时，除非另有特别指定或原理上明显不是，否则也包括与这种形状等基本上近似或类似的形状等。对于上述数量和范围也是如此。在下文中，将基于一些附图详细地描述实施例。在用于描述实施例的所有附图中，具有相同功能的构件由相同的附图标记指定，并且省略重复的描述。在以下的实施例中，除非另有特别需要，否则原则上不重复描述相同或相似的部分。(第一实施例)<半导体芯片的布局构成示例>将参考一些附图描述根据本实施例的具有非易失性存储器的半导体装置。首先，将描述其中具有包括非易失性存储器的系统的半导体装置(半导体芯片)的布局构成。图1是示出本实施例的半导体芯片CHP的布局构成示例的示意图。在图1中，半导体芯片CHP具有CPU(中央处理单元)CC1、RAM(随机存取存储器)CC2和模拟电路CC3。半导体芯片CHP还具有EEPROM(电可擦除可编程只读存储器)CC4、闪速存储器CC5和I/O(输入/输出)电路CC6。它们构造半导体装置。CPU(电路)CC1也称为中央处理单元。它读出并解码来自存储器装置的指令并基于指令执行各种操作和控制。RAM(电路)CC2是能够随机地读出存储的数据的存储器，这意味着在任何时间读出存储的数据并能够新写入存储的数据。它也被称为随机存取存储器。作为RAM，使用使用静态电路的SRAM(静态RAM)。模拟电路CC3是处理模拟信号的电路，模拟信号即经历连续时间相关改变的电压和电流信号。它包括例如放大器电路、转换电路、调制电路、振荡器电路和电源电路。EEPROMCC4和闪速存储器CC5属于能够在写入操作和擦除操作两者中电重写存储的数据的非易失性存储器。它也被称为电可擦除可编程只读存储器。该EEPROMCC4和闪速存储器CC5的存储器单元包括诸如MONOS(金属氧化物氮化物半导体)晶体管或MNOS(金属氮本文档来自技高网...

【技术保护点】
一种半导体装置，包括：半导体衬底；作为所述半导体衬底的一部分的突出部分，所述突出部分从所述半导体衬底的上表面突出，并在沿着所述半导体衬底的上表面的第一方向上延伸；第一栅极电极，隔着第一绝缘膜形成在所述突出部分的上表面上方并在与所述第一方向正交的第二方向上延伸；第二栅极电极，隔着包括电荷累积部分的第二绝缘膜形成在所述突出部分的上表面和所述突出部分的侧表面上方，隔着所述第二绝缘膜与所述第一栅极电极的侧表面中的一个相邻，并在所述第二方向上延伸；n型的源极区域和n型的漏极区域，形成在所述突出部分的上表面中，以便在所述第一方向上夹持具有所述第一栅极电极和所述第二栅极电极的图案正下方的所述突出部分，其中所述第一栅极电极、所述第二栅极电极、所述源极区域和所述漏极区域构造非易失性存储器元件，并且与覆盖所述突出部分的上表面的所述第二绝缘膜邻接的所述第二栅极电极的n型杂质浓度低于与覆盖所述突出部分的侧表面的所述第二绝缘膜邻接的所述第二栅极电极的n型杂质浓度。

【技术特征摘要】
2016.09.30 JP 2016-1925521.一种半导体装置，包括：半导体衬底；作为所述半导体衬底的一部分的突出部分，所述突出部分从所述半导体衬底的上表面突出，并在沿着所述半导体衬底的上表面的第一方向上延伸；第一栅极电极，隔着第一绝缘膜形成在所述突出部分的上表面上方并在与所述第一方向正交的第二方向上延伸；第二栅极电极，隔着包括电荷累积部分的第二绝缘膜形成在所述突出部分的上表面和所述突出部分的侧表面上方，隔着所述第二绝缘膜与所述第一栅极电极的侧表面中的一个相邻，并在所述第二方向上延伸；n型的源极区域和n型的漏极区域，形成在所述突出部分的上表面中，以便在所述第一方向上夹持具有所述第一栅极电极和所述第二栅极电极的图案正下方的所述突出部分，其中所述第一栅极电极、所述第二栅极电极、所述源极区域和所述漏极区域构造非易失性存储器元件，并且与覆盖所述突出部分的上表面的所述第二绝缘膜邻接的所述第二栅极电极的n型杂质浓度低于与覆盖所述突出部分的侧表面的所述第二绝缘膜邻接的所述第二栅极电极的n型杂质浓度。2.根据权利要求1所述的半导体装置，其中在平面图中与所述第二栅极电极相邻的所述源极区域包括：n型的第一半导体区域；和n型的第二半导体区域，所述n型的第二半导体区域具有比所述第一半导体区域的n型杂质浓度低的n型杂质浓度，比所述第一半导体区域更靠近所述第二栅极电极正下方的所述突出部分，并形成在所述突出部分的上表面和侧表面上方，并且还包括：n型的第三半导体区域，所述n型的第三半导体区域具有比所述第二半导体区域的n型杂质浓度低的n型杂质浓度，比所述第二半导体区域更靠近所述第二栅极电极正下方的所述突出部分的上表面，并形成在所述突出部分的上表面上方。3.根据权利要求2所述的半导体装置，其中所述第二半导体区域具有引入其中的砷，并且所述第三半导体区域具有引入其中的磷。4.根据权利要求2所述的半导体装置，其中在所述非易失性存储器元件的擦除操作中，通过BTBT擦除数据。5.根据权利要求1所述的半导体装置，其中在所述非易失性存储器元件的擦除操作中，通过FN擦除数据。6.根据权利要求1所述的半导体装置，其中所述第二栅极电极的与所述突出部分在沿着所述半导体衬底的上表面的方向上相邻的一部分具有n型导电性，并且所述第二栅极电极的在所述突出部分上方的一部分具有本征形式。7.根据权利要求1所述的半导体装置，其中所述第二栅极电极的与所述突出部分在沿着所述半导体衬底的上表面的方向上相邻的一部分所包含的p型杂质的每体积数量小于所述第二栅极电极的在所述突出部分上方的一部分中所包含的p型杂质的每体积数量。8.根据权利要求1所述的半导体装置，其中所述第二栅极电极包括：第一...

【专利技术属性】
技术研发人员：佃荣次，园田贤一郎，
申请(专利权)人：瑞萨电子株式会社，
类型：发明
国别省市：日本,JP