半导体器件及其制造方法技术

在一种制造包括在存储单元区域中形成的非易失性存储器和在外围区域中形成的逻辑电路的半导体器件的方法中，在存储单元区域和外围区域中的衬底上方形成掩模层。在外围区域上方形成抗蚀剂掩模。通过使用抗蚀剂掩模作为蚀刻掩模，图案化存储单元区域中的掩模层。在存储单元区域中蚀刻衬底。在蚀刻衬底之后，形成存储单元区域中的存储单元结构和用于逻辑电路的栅极结构。形成介电层以覆盖存储单元结构和栅极结构。在介电层上执行平坦化工艺。在平坦化操作期间平坦化存储单元结构的上部部分。本发明专利技术的实施例还涉及一种半导体器件。

Semiconductor devices and their manufacturing methods

In a method of manufacturing semiconductor devices including non-volatile memory formed in the storage cell area and logic circuits formed in the peripheral area, a mask layer is formed over the substrate in the storage cell area and the peripheral area. An anticorrosive mask is formed above the peripheral area. The mask layer in the area of the memory unit is patterned by using an etch mask as an etch mask. Etch the substrate in the storage unit area. After etching the substrate, the storage unit structure in the storage unit area and the gate structure for the logic circuit are formed. The dielectric layer is formed to cover the storage unit structure and the gate structure. The planarization process is performed on the dielectric layer. The upper part of the storage unit structure is flattened during the planarization operation. The embodiment of the invention also relates to a semiconductor device.

【技术实现步骤摘要】
半导体器件及其制造方法
本公开涉及半导体集成电路，更具体地涉及包括非易失性存储单元和外围器件的半导体器件及其制造工艺。
技术介绍
随着半导体工业在追求更高的器件密度、更高的性能和更低的成本过程中已经进入纳米技术工艺节点，就光刻操作而言，控制下面的层的平坦度已经成为挑战。特别地，化学机械抛光操作对平坦化下面的层已经起到重要的作用。
技术实现思路
本专利技术的实施例提供了一种制造半导体器件的方法，所述半导体器件包括在存储单元区域中形成的非易失性存储器和在外围区域中形成的逻辑电路，所述方法包括：在所述存储单元区域和所述外围区域中的衬底上方形成掩模层；在所述外围区域上方形成抗蚀剂掩模；通过使用所述抗蚀剂掩模作为蚀刻掩模，在所述存储单元区域中图案化所述掩模层；蚀刻所述存储单元区域中的衬底；在蚀刻所述衬底之后，在所述存储单元区域中形成存储单元结构和形成用于所述逻辑电路的栅极结构；在所述存储单元结构和所述栅极结构上方形成介电层；以及在所述介电层上执行平坦化操作，其中，在所述平坦化操作期间，平坦化所述存储单元结构的上部部分。本专利技术的实施例还提供了一种制造半导体器件的方法，所述半导体器件包括在存储单元区域中形成的非易失性存储器和在外围区域中形成的逻辑电路，所述方法包括：在所述存储单元区域和所述外围区域中的衬底上方形成掩模层；在所述外围区域上方形成抗蚀剂掩模；通过使用所述抗蚀剂掩模作为蚀刻掩模，在所述存储单元区域中图案化所述掩模层；蚀刻所述存储单元区域中的衬底；蚀刻所述存储单元区域中的衬底之后，通过热氧化形成氧化物层；去除所述氧化物层和所述掩模层。本专利技术的实施例还提供了一种半导体器件，包括：非易失性存储器，形成在衬底的存储单元区域中；以及逻辑电路，形成在所述衬底的外围区域中，其中：与所述外围区域中的衬底的器件形成表面相比，所述存储单元区域中的衬底的器件形成表面位于更低的水平面处，通过其中所述衬底的表面的水平面改变的过渡表面连接所述存储单元区域中的衬底的器件形成表面和所述外围区域中的衬底的器件形成表面，和所述过渡表面的宽度在从1nm至500nm的范围内。附图说明当结合附图进行阅读时，根据下面详细的描述可以更好地理解本专利技术的实施例。应该强调的是，根据工业中的标准实践，对各种部件没有按比例绘制并且仅仅用于说明的目的。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增大或缩小。图1A和图1B示出了根据本公开的一个实施例示出的用于制造包括非易失性存储单元和外围器件的半导体器件的顺序工艺的示例性截面图。图2A至图2D示出了根据本公开的一个实施例示出的用于制造包括非易失性存储单元和外围器件的半导体器件的顺序工艺的示例性截面图。图3A至图3D示出了根据本公开的另一实施例示出的用于制造包括非易失性存储单元和外围器件的半导体器件的顺序工艺的示例性截面图。图4A至图6C示出了根据本公开的一个实施例示出的用于制造包括非易失性存储单元和外围器件的半导体器件的顺序工艺的示例性截面图。具体实施方式应当理解，以下公开内容提供了许多用于实现本专利技术的不同特征的不同实施例或实例。下面将描述元件和布置的特定实例以简化本专利技术。当然，这些仅仅是实例而不旨在限制。例如，元件的尺寸不限于所公开的范围或值，但可能依赖于工艺条件和/或器件所需的性能。此外，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成附加的部件，从而使得第一部件和第二部件可以不直接接触的实施例。为了简化和清楚，可以以不同的尺寸任意地绘制各个部件。而且，为便于描述，在此可以使用诸如“在...之下”、“在...下方”、“下部”、“在...之上”、“上部”等的空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对位置术语旨在包括器件在使用或操作中的不同方位。装置可以以其它方式定位(旋转90度或在其他方位)，并且在本文中使用的空间关系描述符可同样地作相应地解释。另外，术语“由...制成”可以意为“包括”或者“由...组成”。在本实施例中，半导体器件包括非易失性存储(NVM)单元和外围器件(例如，逻辑电路)。NVM单元一般要求其中诸如多晶硅层的多个层被堆叠的堆叠结构，而外围器件一般包括具有单一多晶硅层的场效应晶体管(FET)。由于结构的差异，当，例如，在NVM单元和外围器件上方形成层间介电(ILD)层时，在ILD层中的NVM单元面积和外围器件面积之间具有高度差。这样的高度差可能影响ILD层上的CMP的性能。在本公开中，在制造NVM单元和外围器件之前，蚀刻NVM单元面积中的衬底以在NVM单元面积和外围器件面积之间制作一个“台阶”。如果不形成台阶，台阶高度相当于当ILD层形成时的高度差。另外，还应该注意，在台阶附近应该避免器件的放置。图1A和图1B示出了根据本公开的一个实施例示出的用于制造包括非易失性存储单元和外围器件的半导体器件的顺序工艺的示例性截面图。应该理解，可以在由图1A和图1B示出的工艺之前、期间和之后提供附加操作，并且对于方法的附加的实施例，可以置换或消除以下所描述的一些操作。如图1A所示，在衬底10上形成衬垫氧化物层20，并且在衬垫氧化物层20上还形成氮化物层30。通过光刻操作形成光刻胶图案40以覆盖外围区域PA。在一个实施例中，衬底10是硅，衬垫氧化物层20是热生长的氧化硅，以及氮化物层30是氮化硅。可以通过使用熔炉或化学汽相沉积(CVD)形成氧化硅和氮化硅。衬底10可以是SiGe、SiC或III-V族半导体。在一些实施例中，衬垫氧化物层20的厚度在从约5nm至大约20nm的范围内，并且氮化物层30的厚度在从约50nm至约100nm的范围内。如图1B所示，通过使用抗蚀剂掩模40作为蚀刻掩模，衬垫氧化物层20和氮化物层30被蚀刻并且NVM单元面积CA中的衬底10也被蚀刻。在一些实施例中，通过使用抗蚀剂掩模40作为蚀刻掩模蚀刻衬垫氧化物层20和氮化物层30，去除抗蚀剂掩模40，并且然后，通过使用图案化的衬垫氧化物层20和氮化物层30蚀刻衬底10。在其它实施例中，通过使用抗蚀剂掩模40作为蚀刻掩模，和衬垫氧化物层20和氮化物层30一起蚀刻衬底10。图2A至图2D示出了根据本公开的一个实施例示出的用于制造包括非易失性存储单元和外围器件的半导体器件的顺序方法的示例性截面图。图2A至图2D示出了单元面积CA和外围区域PA的边界线BL周围的边界区BR的放大图(见图1A和图1B)。应该理解，可以在由图3A至图3D示出的操作之前、期间和之后提供附加操作，并且对于方法的附加的实施例，可以置换或消除以下所描述的一些操作。如图2A所示，通过使用图案化的衬垫氧化物层20和氮化物层30作为蚀刻掩模，衬底10被蚀刻至目标表面TSF以形成台阶。在一些实施例中，台阶的高度，即，原始表面(衬垫氧化物层20和衬底10之间的界面)SF和目标表面TSF之间的差在从约10nm至约100nm的范围内，并且在其它实施例中，这个差在从约20nm至约50nm的范围内。在该公开中，表面SF可以称为NVM单元面积CA中的器件形成表面并且目标表面TSF可以称为外围区域PA中的器件形成表面。如图2A所示，蚀本文档来自技高网...

【技术保护点】
一种制造半导体器件的方法，所述半导体器件包括在存储单元区域中形成的非易失性存储器和在外围区域中形成的逻辑电路，所述方法包括：在所述存储单元区域和所述外围区域中的衬底上方形成掩模层；在所述外围区域上方形成抗蚀剂掩模；通过使用所述抗蚀剂掩模作为蚀刻掩模，在所述存储单元区域中图案化所述掩模层；蚀刻所述存储单元区域中的衬底；在蚀刻所述衬底之后，在所述存储单元区域中形成存储单元结构和形成用于所述逻辑电路的栅极结构；在所述存储单元结构和所述栅极结构上方形成介电层；以及在所述介电层上执行平坦化操作，其中，在所述平坦化操作期间，平坦化所述存储单元结构的上部部分。

【技术特征摘要】
2016.09.16 US 15/267,9541.一种制造半导体器件的方法，所述半导体器件包括在存储单元区域中形成的非易失性存储器和在外围区域中形成的逻辑电路，所述方法包括：在所述存储单元区域和所述外围区域中的衬底上方形成掩模层；在所述外围区域上方形成抗蚀剂掩模；通过使用所述抗蚀剂掩模作为蚀刻掩模，在所述存储单元区域中图案化所述掩模层；蚀刻所述存储单元区域中的衬底；在蚀刻所述衬底之后，在所述存储单元区域中形成存储单元结构和形成用于所述逻辑电路的栅极结构；在所述存储单元结构和所述栅极结构上方形成介电层；以及在所述介电层上执行平坦化操作，其中，在所述平坦化操作期间，平坦化所述存储单元结构的上部部分。2.根据权利要求1所述的方法，还包括：在蚀刻所述衬底之后并且在形成所述存储单元结构和形成所述栅极结构之前，在所述存储单元区域中的蚀刻的衬底上方形成氧化物层。3.根据权利要求1所述的方法，还包括：在形成所述存储单元结构和形成所述栅极结构之前，去除所述氧化物层。4.根据权利要求3所述的方法，其中，所述氧化物层的厚度在从0.5nm至5nm的范围内。5.根据权利要求3所述的方法，其中，通过化学汽相沉积形成所述氧化物层。6.根据权利要求1所述的方法，其中，在蚀刻所述衬底之后，与所述外围区域中的衬底的器件形成表面相比，所述存储单元区域中的衬底...

【专利技术属性】
技术研发人员：吴伟成，连瑞宗，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾,71