用于静电保护的可控硅电路及其器件结构制造技术

本发明专利技术公开了一种用于静电保护的可控硅电路及其器件结构，所述可控硅电路包括：一个PNP型三极管、一个NPN型三极管、一个开关管、第一等效电阻和第二等效电阻，所述PNP型三极管发射极连接所述第一等效电阻第一端，所述PNP型三极管基极连接所述NPN型三极管集电极和所述第一等效电阻第二端，所述PNP型三极管的集电极连接所述NPN型三极管基极、所述第二等效电阻第一端和所述开关管第一端，所述NPN型三极管发射极连接所述第二等效电阻第二端和所述开关管第二端；所述PNP型三极管发射极作为所述可控硅电路阳极，所述NPN型三极管发射极作为所述可控硅电路阴极，所述开关管控制端作为所述可控硅电路控制端。本发明专利技术所述的用于静电保护的可控硅电路可以在不削弱静电防护能力的前提下，提高芯片引脚的最大工作电压。

Thyristor circuit and its device structure for electrostatic protection

The invention discloses a silicon controlled circuit for electrostatic protection and its device structure, the controllable silicon circuit includes a PNP transistor, a NPN transistor, a first switch, second equivalent resistance and equivalent resistance, the PNP type triode emitter is connected with the first end the first equivalent resistance, the base of the PNP triode is connected with the NPN type triode collector and the first resistor terminal second, a collector of PNP type triode is connected to the base of the NPN triode, the equivalent resistance of second first end and the first end of the switch tube, NPN the triode emitter is connected with the second equivalent resistance of second end and the second end of the switch tube; PNP type triode emitter thyristor circuit as the anode, the NPN type triode emitter as the silicon controlled rectifier circuit The control end of the switch tube is used as the control end of the silicon controlled circuit. The silicon controlled circuit for electrostatic protection described by the invention can improve the maximum working voltage of the chip pin without weakening the electrostatic protection capability.

【技术实现步骤摘要】
用于静电保护的可控硅电路及其器件结构
本专利技术涉及半导体制造领域，特别涉及一种用于静电保护的可控硅电路及其器件结构。
技术介绍
ESD(静电放电)是一种客观存在的自然现象，伴随着产品的整个周期。芯片的制造、封装、测试到应用阶段，其外部环境和内部结构都会积累一定的电荷，会随时受到静电的威胁。因此，在芯片设计中需要在各个引脚放置ESD防护器件，用于保护芯片断电及上电这两种状态。如图1所示，示意了现有技术中应用于静电保护的可控硅电路，包括：一个PNP型三极管、一个NPN型三极管、电阻RP阱和电阻RN阱，所述PNP型三极管发射极通过电阻RP阱连接其基极和所述NPN型三极管的集电极，所述NPN型三极管发射极通过电阻RN阱连接其基极和所述PNP型三极管的集电极。所述PNP型三极管发射极作为所述可控硅电路的阳极，即静电输入端，所述NPN型三极管发射极作为所述可控硅电路的阴极，即对地端。如图2所示，示意了图1可控硅电路的器件结构图。在现有技术中，芯片在断电和上电两种状态下ESD防护器件的触发电压是相同的。芯片上电时，由于芯片受到ESD，需要ESD防护器件先于芯片触发，因此芯片各个引脚的最高工作电压往往被ESD防护器件所限制。
技术实现思路
本专利技术的目的是提供一种用于静电保护的可控硅电路及其器件结构，用于解决现有技术存在的芯片各个引脚的最高工作电压被ESD防护器件所限制的问题。为实现上述目的，本专利技术提供了一种用于静电保护的可控硅电路，包括：一个PNP型三极管、一个NPN型三极管、一个开关管、第一等效电阻和第二等效电阻，所述PNP型三极管发射极连接所述第一等效电阻第一端，所述PNP型三极管基极连接所述NPN型三极管集电极和所述第一等效电阻第二端，所述PNP型三极管的集电极连接所述NPN型三极管基极、所述第二等效电阻第一端和所述开关管第一端，所述NPN型三极管发射极连接所述第二等效电阻第二端和所述开关管第二端。可选的，芯片上电时，所述可控硅电路控制端电压受控制电路控制；芯片断电时，所述可控硅电路控制端浮空。可选的，芯片上电时，所述开关管导通；芯片断电时，所述开关管断开。可选的，所述控制电路包括电流镜、输入管和输出管，所述电流镜输入端连接所述输入管，输出端连接所述输出管，所述输入管接收表征所述芯片上电的电压信号，得到所述电流镜的输入电流，所述电流镜输出电流控制所述输出管得到所述可控硅电路控制端电压。可选的，所述可控硅电路集成在片内，所述可控硅电路的阴极、阳极分别连接芯片的两个引脚。本专利技术还提供一种用于静电保护的可控硅器件结构：衬底上形成高压N型阱、第一P型阱、第二P型阱和N型阱，所述第二P型阱和N型阱位于所述高压N型阱的上部；所述第一P型阱、第二P型阱和N型阱均位于衬底的上部；所述N型阱和所述第一P型阱上方分别形成有第一多晶硅和第二多晶硅；通过对所述第一P型阱、第二P型阱和所述N型阱的N+和P+光刻和注入，形成多个N+和P+区域；所述第一多晶硅作为所述可控硅结构的控制端，通过对N+区域、P+区域域和第二多晶硅的连接，得到所述可控硅结构的阳极和阴极，所述阳极为静电进入端，所述阴极为对地端。可选的，所述第一P型阱上部从左到右依次形成第一P+区域、第一N+区域和第二N+区域；所述第二P型阱上部从左到右依次形成第二P+区域、第三N+区域和第三P+区域；所述N型阱上部从左到右依次形成第四P+区域和第四N+区域；所述第一N+区域和所述第二N+区域之间的上方形成所述第一多晶硅；所述第三P+区域和所述第四P+区域之间的上方形成第二多晶硅。可选的，所述第一P+区域一侧形成浅槽隔离区，另一侧至所述第一N+区域之间形成浅槽隔离区；所述第二N+区域至所述第二P+区域之间形成浅槽隔离区；所述第二P+区域至所述第三N+区域之间形成浅槽隔离区；所述第三N+区域至所述第三P+区域之间形成浅槽隔离区；所述N型阱两侧分别形成浅槽隔离区，靠近所述P型阱一侧的浅槽隔离区与所述P型阱之间间隔一段区域，并与所述第二多晶硅有重叠区域；所述第四P+区域至所述第四N+区域一侧形成浅槽隔离区，所述第四N+区域另一侧形成浅槽隔离区。可选的所述第一P+区域、第一N+区域、第二P+区域、第三N+区域和第二多晶硅相连，其连接端作为所述可控硅结构的阴极；所述第四P+区域和第四N+区域相连，其连接端作为所述可控硅结构的阳极；所述第二N+区域和第三P+区域相连。可选的，在芯片断电时，所述可控硅结构的控制端浮空；在芯片上电时，所述可控硅结构的控制端电压受控制电路控制。可选的，所述N型阱和第二P型阱分别产生所述可控硅电路中的第一等效电阻和第二等效电阻。与现有技术相比，本专利技术之技术方案具有以下优点：区分对待芯片断电及上电状态的ESD防护：在断电时，ESD防护器件触发电压低于芯片触发电压，能起到保护作用；在上电时ESD防护器件触发电压高于芯片触发电压，不会限制其最高工作电压。本专利技术所述的用于静电保护的可控硅电路可以在不削弱静电防护能力的前提下，提高芯片引脚的最大工作电压。附图说明图1为现有技术应用于静电保护的可控硅电路示意图；图2为图1可控硅电路的器件结构示意图；图3为本专利技术应用于静电保护的可控硅电路示意图；图4为图3可控硅电路的器件结构示意图；图5为控制图3中控制端电压的控制电路图；图6为可控硅电路的传输线脉冲曲线；具体实施方式以下结合附图对本专利技术的优选实施例进行详细描述，但本专利技术并不仅仅限于这些实施例。本专利技术涵盖任何在本专利技术的精神和范围上做的替代、修改、等效方法以及方案。为了使公众对本专利技术有彻底的了解，在以下本专利技术优选实施例中详细说明了具体的细节，而对本领域技术人员来说没有这些细节的描述也可以完全理解本专利技术。在下列段落中参照附图以举例方式更具体地描述本专利技术。需说明的是，附图均采用较为简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本专利技术实施例的目的。如图3所示，示意了本专利技术应用于静电保护的可控硅电路，包括一个PNP型晶体管、一个NPN型晶体管和两个等效电阻RN阱、RP阱和一个NMOS管。电阻RN阱一端和PNP型晶体管发射极相连，其连接端作为所述等效电路的阳极，电阻RN阱另一端和PNP型晶体管基极和NPN型晶体管集电极相连，PNP型晶体管集电极和NPN型晶体管基极、电阻RP阱一端及NMOS管漏极相连，PNP型晶体管发射极和电阻RP阱另一端及NMOS管源极相连，其连接端作为所述等效电路阴极，NMOS管栅极VA作为所述等效电路控制端。在芯片断电时，所述可控硅电路控制端VA浮空，所述可控硅电路和传统的用于静电保护的可控硅电路结构一致，所述可控硅电路的触发电压低于芯片触发电压，能起到保护作用；在芯片上电时，所述可控硅电路控制端VA电压受控制电路控制被拉高，所述可控硅电路的触发电压高于所述芯片的工作电压，不会限制芯片的最高工作电压；所述芯片包括所述可控硅电路和受静电防护的电路，所述可控硅电路可以集成在片内，所述可控硅电路的阳极和阴极分别连接芯片的两个引脚，即所述可控硅电路的触发电压不会限制芯片各个引脚的工作电压。如图4所示，示意了图3可控硅电路的器件结构图，包括：衬底、高压N型阱、第一P型阱、第二P型阱和N型阱，P型衬底上部有高压N型阱和第一P型阱，所述高压N型阱上部两侧有第二P型阱和N本文档来自技高网...

【技术保护点】
一种用于静电保护的可控硅电路，包括：一个PNP型三极管、一个NPN型三极管、一个开关管、第一等效电阻和第二等效电阻，所述PNP型三极管发射极连接所述第一等效电阻第一端，所述PNP型三极管基极连接所述NPN型三极管集电极和所述第一等效电阻第二端，所述PNP型三极管的集电极连接所述NPN型三极管基极、所述第二等效电阻第一端和所述开关管第一端，所述NPN型三极管发射极连接所述第二等效电阻第二端和所述开关管第二端；所述PNP型三极管发射极作为所述可控硅电路阳极，所述NPN型三极管发射极作为所述可控硅电路阴极，所述开关管控制端作为所述可控硅电路控制端。

【技术特征摘要】
1.一种用于静电保护的可控硅电路，包括：一个PNP型三极管、一个NPN型三极管、一个开关管、第一等效电阻和第二等效电阻，所述PNP型三极管发射极连接所述第一等效电阻第一端，所述PNP型三极管基极连接所述NPN型三极管集电极和所述第一等效电阻第二端，所述PNP型三极管的集电极连接所述NPN型三极管基极、所述第二等效电阻第一端和所述开关管第一端，所述NPN型三极管发射极连接所述第二等效电阻第二端和所述开关管第二端；所述PNP型三极管发射极作为所述可控硅电路阳极，所述NPN型三极管发射极作为所述可控硅电路阴极，所述开关管控制端作为所述可控硅电路控制端。2.根据权利要求1所述的用于静电保护的可控硅电路，其特征在于：芯片上电时，所述可控硅电路控制端电压受控制电路控制；芯片断电时，所述可控硅电路控制端浮空。3.根据权利要求1所述的用于静电保护的可控硅电路，其特征在于：芯片上电时，所述开关管导通；芯片断电时，所述开关管断开。4.根据权利要求3所述的用于静电保护的可控硅电路，其特征在于：所述控制电路包括电流镜、输入管和输出管，所述电流镜输入端连接所述输入管，输出端连接所述输出管，所述输入管接收表征所述芯片上电的电压信号，得到所述电流镜的输入电流，所述电流镜输出电流控制所述输出管得到所述可控硅电路控制端电压。5.根据权利要求1、2、3或4所述的用于静电保护的可控硅电路，其特征在于：所述可控硅电路集成在片内，所述可控硅电路的阴极、阳极分别连接芯片的两个引脚。6.一种用于静电保护的可控硅器件结构：衬底上形成高压N型阱、第一P型阱、第二P型阱和N型阱，所述第二P型阱和N型阱位于所述高压N型阱的上部；所述第一P型阱、第二P型阱和N型阱均位于衬底的上部；所述第一P型阱和所述高压N型阱上方分别形成有第一多晶硅和第二多晶硅；通过对所述第一P型阱、第二P型阱和所述N型阱的N+和P+光刻和注入，形成多个N+区域和P+区域；所述第一多晶硅作...

【专利技术属性】
技术研发人员：王炜槐，陆阳，周逊伟，
申请(专利权)人：杰华特微电子杭州有限公司，
类型：发明
国别省市：浙江,33