用于制造晶体管的方法及相应设备技术

本公开涉及用于制造晶体管的方法及相应设备。一种具有两个竖直栅极的MOS晶体管(TS)包括：具有第一导电类型的半导体衬底区域(ZS)，该半导体衬底区域通过在第一方向(X)上延伸的两个第一平行沟槽(GT1，GT2)与该衬底(SUB)的其余部分分隔开；隔离栅极区(G12，G21)，该隔离栅极区位于该衬底区域(ZS)的每个侧面上以及在该相应沟槽的底部的一部分上并且形成这两个竖直栅极；至少一个栅极连接区，该至少一个栅极连接区电连接这两个竖直栅极(G12，G21)；第一掩埋区(CTR)，该第一掩埋区位于具有第二导电类型的该衬底区域(ZS)下方并且形成该晶体管的第一导电电极；以及具有该第二导电类型的第二区(DP)，该第二区位于该衬底区域(ZS)的表面附近并且形成该晶体管(TS)的第二导电电极。

Methods and equipment for the manufacture of transistors

The present disclosure relates to a method and a corresponding device for the manufacture of transistors. A MOS transistor has two vertical grid (TS) includes a semiconductor substrate region having a first conductivity type (ZS), the semiconductor substrate through the region in the first direction (X) on the extension of the first two parallel grooves (GT1, GT2) and the substrate (SUB) separated from the rest of the isolation; the gate region (G12, G21), the isolation gate area is located in the substrate region (ZS) of each side and a corresponding portion in the bottom of the trench and forming the two vertical grid; at least one gate is connected to at least one of the gate area, the connecting area is electrically connected the two vertical gate (G12, G21); the first buried region (CTR), the first buried in the substrate region of a second conductivity type (ZS) below and forming a first conductive electrode of the transistor; and a second region of the second conductivity type (DP), located in the Second District The surface of the substrate region (ZS) is near the surface and forms a second conductive electrode of the transistor (TS).

【技术实现步骤摘要】
用于制造晶体管的方法及相应设备
实施例和实施模式涉及存储器，并且更具体地涉及用于制造晶体管的方法及相应设备。
技术介绍
电阻式存储器(例如相变存储器PCM或基于氧化物的随机存取存储器OxRAM)通常包括存储器点，每个存储器点具有选择晶体管和能够存储逻辑数据的存储器单元，并且这些存储器点沿存储器平面中的行和列分布在矩阵中。通过选择晶体管并且经由沿存储器平面的行的字线和沿存储器平面的列的位线来访问存储器单元。电阻式存储器技术在许多方面是有前景的，特别是在密度方面，因为结合在后段制程BEOL互连层内的存储器单元可以叠加在形成在半导体衬底之中和之上的选择晶体管上方，与“常规”非易失性存储器(例如EEPROM或NAND闪存)形成对比，在常规存储器单元中，存储器单元通常也形成在半导体衬底之中和之上。因此，在电阻式存储器存储器点的紧凑性方面的限制是由选择晶体管占据的面积。在这一点上，在公开号为3023647A1的法国专利申请中，已经提出了形成比平面晶体管更紧凑的竖直栅极选择晶体管。然而，在这种配置中，竖直栅极可能在相邻晶体管中引入寄生导电沟道的形成，从而当访问存储器单元时引起误差。对面向栅极面的区进行掺杂可能限制这种寄生导电沟道的形成。然而，电阻式存储器单元可能需要特别大的电流来写入数据。
技术实现思路
根据实施模式和实施例，提出了一种将两个相邻竖直选择晶体管隔离开的解决方案，从而特别地允许更多的电流被灌入选择晶体管并且使选择晶体管占据的面积最小化。根据第一方面，提出了一种用于制造具有两个竖直栅极的MOS晶体管的方法，该方法包括：-在具有第一导电类型的半导体衬底中制造具有第二导电类型的第一掩埋区，以便形成该晶体管的第一导电电极；-在该半导体衬底中直至该第一掩埋区蚀刻出在第一方向上延伸且界定衬底区域的两个第一平行沟槽；-在该衬底区域的每个侧面上以及在相应沟槽的底部的一部分上形成隔离区，该隔离区包括栅极材料以便形成两个竖直栅极；-在这两个栅极区之间制作导电连接；-在该衬底区域的表面上形成第二区，该第二区具有第二导电类型以便形成该晶体管的第二电极。由此，在该衬底区域的每个侧面上形成两个竖直栅极允许仅具有一个有用竖直栅极的典型晶体管的电流的基本上两倍多的电流灌入根据这一方面制造的MOS晶体管中。此外，这些竖直栅极位于沟槽的底部的一部分上的事实是指：沟槽的底部的另一部分没有被栅极材料覆盖，由此留下有利的可能性使得将每个栅极与潜在的其他邻近栅极区电隔离开。根据一个实施模式，这两个第一沟槽的宽度大于其深度，并且形成这些栅极区包括：在该衬底区域上并在这些沟槽中沉积栅极氧化物和栅极材料；以及各向异性地蚀刻该栅极材料和该栅极氧化物直到该衬底区域的表面和相应沟槽的底部的另一部分不被覆盖。根据一个实施模式，在这两个栅极区之间制造该导电连接包括形成两个第二平行沟槽，这两个第二平行沟槽的深度大于其宽度，在垂直于该第一方向的第二方向上延伸，并且这两个第二平行沟槽填充有该栅极材料并且位于该晶体管的任一侧上。这些实施模式一方面允许晶体管的栅极与可能的邻近结构隔离开，并且另一方面允许承载比仅包括一个栅极的常规晶体管更多的电流。此外，经由沟槽形成衬底区域和栅极区容易被适配成同时制造沿平面的两个方向安排的多个晶体管。由此，这些晶体管在非易失性存储器(例如电阻式非易失性存储器)的选择晶体管的容量方面特别有利。为此，还提出了一种用于制造集成电路的方法，该集成电路包括具有存储器点的非易失性存储器，每个存储器点包括叠加在选择晶体管上方的存储器单元，其中，选择晶体管通过以上定义的方法制造。根据一个实施模式，该导电连接是在一组共享其竖直栅极的选择晶体管的任一侧上制造的，并且这些选择晶体管被并排地安排在第一方向上。该方法另外可以包括形成在第一方向上延伸的金属迹线，这些金属迹线通过竖直过孔电连接至这些导电连接。根据一个实施模式，制造选择晶体管包括形成浅沟槽隔离，这些浅沟槽隔离沿第一方向将第二区的单独地属于每个选择晶体管的这些部分单独地隔离开。有利地，存储器单元是电阻式存储器单元。根据另一方面，提出了一种集成电路，该集成电路包括至少一个具有两个竖直栅极的MOS晶体管，该MOS晶体管包括：具有第一导电类型的半导体衬底区域，该半导体衬底区域通过在第一方向上延伸的两个第一平行沟槽与衬底的其余部分分隔开；隔离栅极区，该隔离栅极区位于衬底区域的每个侧面上以及在相应沟槽的底部的一部分上并且形成这两个竖直栅极；至少一个栅极连接区，该至少一个栅极连接区电连接这两个竖直栅极；第一掩埋区，该第一掩埋区位于具有第二导电类型的衬底区域下方并且形成该晶体管的第一导电电极；以及具有该第二导电类型的第二区，该第二区位于该衬底区域的表面附近并且形成该晶体管的第二导电电极。有利地，在垂直于该第一方向的第二方向上所测量的该沟槽的底部的该部分的大小小于在该第二方向上所测量的该沟槽的底部的大小的一半。有利地，这两个第一沟槽的宽度大于其深度。根据一个实施例，该至少一个栅极连接区包括深度大于宽度的第二沟槽，并且该第二沟槽在垂直于第一方向的第二方向上延伸。像这种晶体管在非易失性存储器设备(例如电阻式非易失性存储器设备)中特别有利，该设备可以由此包括安排在形成于半导体衬底之中和之上的存储器平面中的矩阵中的存储器点，该矩阵的行在第一方向上延伸且该矩阵的列在垂直于第一方向的第二方向上延伸，每个存储器点包括叠加在具有两个竖直栅极的MOS晶体管上方的存储器单元，该MOS晶体管形成选择晶体管。有利地，位于面向属于同一列且属于相邻行的两个选择晶体管的对应衬底区域的侧面上的这些隔离栅极区位于同一个第一沟槽中并且在此第一沟槽的底部彼此远离。根据一个实施例，电连接两个竖直栅极的栅极连接区位于属于同一行的一组晶体管的任一侧上。该设备可以包括将属于同一组的选择晶体管的第二区分隔开的浅沟槽隔离。该设备可以包括在第一方向上延伸的字线，并且这些字线通过竖直过孔电连接至这些栅极连接区。有利地，存储器单元是电阻式存储器单元。一种如个人计算机、移动电话、或汽车的车载计算机等的电子装置，该电子装置可以有利地包括如以上定义的集成电路。附图说明本专利技术的其他优点和特征将基于详细检查非限制性实施例和实施方式以及附图而变得明显，在附图中：-图1至图10示意性地示出了在实施根据本专利技术的制造方法和/或根据本专利技术的电子电路和电子装置的各种实施例的过程中获得的各种结构。具体实施方式三个方向X，Y，Z形成空间正交基底，并显示在每个图中。图1至图4示出了在用于制造具有两个竖直栅极的晶体管的示例性方法的各个步骤中获得的结构的平面(Y，Z)的横截面视图。图1示出了半导体衬底SUB(例如P型)，其中，第一掩埋区CTR(例如N型)(通常被本领域技术人员以首字母缩写NISO所指)已被深度植入，并且其中，两个第一沟槽(被称为栅极沟槽GT1，GT2)被蚀刻。栅极沟槽GT1，GT2形成为完全相同的并与方向X平行地延伸。栅极沟槽GT1，GT2被蚀刻直至掩埋层CTR，并且其宽度大于其深度(GTP＜GTL)，GTP和GTL分别表示沟槽的深度和宽度。栅极沟槽GT1，GT2一起界定衬底区域ZS，该衬底区域通过该栅极沟槽和掩埋层CTR与衬底SUB的其余部分分隔开。衬底区域ZS将最终容纳晶体管的本文档来自技高网...

【技术保护点】
一种用于制造具有两个竖直栅极的MOS晶体管(TS)的方法，所述方法包括：‑在具有第一导电类型的半导体衬底(SUB)中制造具有第二导电类型的第一掩埋区(CTR)，以便形成所述晶体管(TS)的第一导电电极；‑在所述半导体衬底(SUB)中直至所述第一掩埋区(CTR)蚀刻出在第一方向(X)上延伸且界定衬底区域(ZS)的两个第一平行沟槽(GT1，GT2)；‑在所述衬底区域(ZS)的每个侧面上以及在所述相应沟槽(GT1，GT2)的底部的一部分上形成隔离区(G12，G21)，所述隔离区包括栅极材料以便形成所述两个竖直栅极；‑在所述两个栅极区(G12，G21)之间制作导电连接(GC1，GC2)；‑在所述衬底区域的表面上形成第二区(DP)，所述第二区具有所述第二导电类型以便形成所述晶体管(TS)的第二电极。

【技术特征摘要】
2016.09.09 FR 16584051.一种用于制造具有两个竖直栅极的MOS晶体管(TS)的方法，所述方法包括：-在具有第一导电类型的半导体衬底(SUB)中制造具有第二导电类型的第一掩埋区(CTR)，以便形成所述晶体管(TS)的第一导电电极；-在所述半导体衬底(SUB)中直至所述第一掩埋区(CTR)蚀刻出在第一方向(X)上延伸且界定衬底区域(ZS)的两个第一平行沟槽(GT1，GT2)；-在所述衬底区域(ZS)的每个侧面上以及在所述相应沟槽(GT1，GT2)的底部的一部分上形成隔离区(G12，G21)，所述隔离区包括栅极材料以便形成所述两个竖直栅极；-在所述两个栅极区(G12，G21)之间制作导电连接(GC1，GC2)；-在所述衬底区域的表面上形成第二区(DP)，所述第二区具有所述第二导电类型以便形成所述晶体管(TS)的第二电极。2.根据权利要求1所述的方法，其中，所述两个第一沟槽(GT1，GT2)的宽度大于其深度，并且所述形成所述栅极区包括：在所述衬底区域(ZS)上并在所述沟槽(GT1，GT2)中沉积栅极氧化物(OX)和栅极材料(GM)；以及各向异性地蚀刻所述栅极材料(GM)和所述栅极氧化物(OX)直到所述衬底区域(ZS)的所述表面和所述相应沟槽的所述底部的另一部分不被覆盖。3.根据权利要求1和2之一所述的方法，其中，所述在所述两个栅极区(G12，G21)之间制造所述导电连接(GC1，GC2)包括形成两个第二平行沟槽(GCT1，GCT2)，所述两个第二平行沟槽的深度大于其宽度，在垂直于所述第一方向(X)的第二方向(Y)上延伸，并且所述两个第二平行沟槽填充有所述栅极材料(GM)且位于所述晶体管(TS)的任一侧上。4.一种用于制造集成电路的方法，所述集成电路包括具有存储器点的非易失性存储器，每个存储器点包括叠加在选择晶体管(TSi,j)上方的存储器单元(CELi,j)，其中，所述选择晶体管(TSi,j)是通过根据权利要求1至3之一所述的方法制造的。5.根据权利要求4所述的方法，其中，所述导电连接(GCi)是在一组共享其竖直栅极的选择晶体管的任一侧上制造的，并且所述一组选择晶体管被并排地安排在所述第一方向(X)上。6.根据权利要求5所述的方法，另外包括：形成在所述第一方向(X)上延伸的金属迹线(WLi)，所述金属迹线通过竖直过孔(WLVi)电连接至所述导电连接(GC1i)。7.根据权利要求4至6中任一项所述的方法，其中，所述制造所述选择晶体管(TSi,j)包括形成浅沟槽隔离(STI)，所述浅沟槽隔离沿所述第一方向(X)将所述第二区(DP)的单独地属于每个选择晶体管(TSi,j)的所述部分单独地隔离开。8.根据权利要求4至7中任一项所述的方法，其中，所述存储器单元(CELi,j)是电阻式存储器单元。9.一种集成电路，所述集成电路包括：至少一个具有两个竖直栅极的MOS晶体管(TSi,j)，所述MOS晶体管包括：...

【专利技术属性】
技术研发人员：P·波伊文，JJ·法戈特，
申请(专利权)人：意法半导体鲁塞公司，
类型：发明
国别省市：法国,FR