放电电路制造技术

一种放电电路，其与功率因素校正电路的输出端电连接，且该功率因素校正电路的输出端定义为第一节点，该功率因素校正电路中具有一个滤波电容。该放电电路包括一个控制单元以及一个放电单元。该控制单元包括一个NPN型三极管，一个第一PNP型三极管以及一个第一电阻。该第一NPN型三极管的基极与一个外接电压电连接，其发射极接地，其集电极与该第一PNP型三极管的基极电连接，该第一PNP型三极管的发射极与该第一节点电连接，其集电极通过该第一电阻接地。该放电单元包括一个第二PNP型三极管以及一个放电电阻。该第二PNP型三极管的基极与该第一PNP型三极管的集电极电连接，其发射极通过该放电电阻与该第一节点电连接。

【技术实现步骤摘要】
放电电路
本专利技术涉及一种放电电路，尤其涉及一种消耗功率较小且放电时间可调节的自动高压放电电路。
技术介绍
驱动电路主要用来将输入的直流电压，作电压位准的调节，并使其稳定在所设定的一电压值，其利用驱动上桥及下桥功率元件的切换而产生脉波，此脉波经过电感电容组成的低通滤波器后产生稳定的直流电压，以供给各种电子产品，具体请参阅VolkanKursun等人2004年在IEEE系统中发表的“HIGHINPUTVOLTAGESTEP-DOWNDC-DCCONVERTERSFORINTEGRATIONINALOWVOLTAGECMOSPROCESS”一文。在驱动电路中，一般需要增加一个功率因素校正电路(PowerFactorCorrector，PFC)，用以改变输入电流的波形与相角，修正电流中的高次谐波。具体地，该功率因素校正电路包括一个滤波电容，以通过该滤波电容有效地修正电流中的高次谐波。该滤波电容的大小取决于负载的大小，负载越大，该滤波电容也就越大。当电源接通时，负载正常工作，该滤波电容可有效地修正电流中的高次谐波，同时，该滤波电容将储存电能。然而，当电源断开时，负载停止工作，储存在该滤波电容中的电能并不能通过负载释放，而需通过自然放电将储存在该滤波电容中的电能放，其放电时间较长，容易出现高压触电。为避免高压触电危险，一般利用电阻将储存在该滤波电容内的高压释放掉。且为了避免消耗过多功率，而选用大电阻对该滤波电容进行放电。但是，选用大电阻放电，其放电时间较长，以致储存在该滤波电容中的电压储存时间较长，仍可能导致高压触电危险。有鉴于此，有必要提供一种消耗功率较小且放电时间可调节的放电电路。
技术实现思路
下面将以实施例说明一种消耗功率较小且放电时间可以调节的自动高压放电电路。一种放电电路，其与功率因素校正电路的输出端电连接，且该功率因素校正电路的输出端定义为第一节点，该功率因素校正电路中具有一个滤波电容。该放电电路包括一个控制单元以及一个放电单元。该控制单元包括一个NPN型三极管，一个第一PNP型三极管以及一个第一电阻。该第一NPN型三极管的基极与一个外接电压电连接，其发射极接地，其集电极与该第一PNP型三极管的基极电连接，该第一PNP型三极管的发射极与该第一节点电连接，其集电极通过该第一电阻接地。该放电单元包括一个第二PNP型三极管以及一个放电电阻，该第二PNP型三极管的基极与该第一PNP型三极管的集电极电连接，其发射极通过该放电电阻与该第一节点电连接，其集电极接地。相对于现有技术，当电路接通时，该功率因素校正电路正常工作，该滤波电容用于滤除电源电路中的高次谐波，并储存电能。该NPN型三极管的基极外接电压而导通，其集电极电压趋近零，该第一PNP型三极管导通，该第一PNP型三极管的集电极电压接近于第一节点电压，从而使该第二PNP型三极管截止，因此，该放电电路消耗功率较小。当电路断开时，该NPN型三极管与该该第一PNP型三极管截止，该第二PNP型三极管导通，从而使储存在该滤波电容中的电能通过该放电单元自动进行放电，以避免高压触电危险。并且可以通过调节该放电电阻的阻值大小调节放电时间，实现快速放电目的。附图说明图1是本专利技术实施例提供的放电电路的电路示意图。具体实施方式下面将结合附图对本专利技术实施方式作进一步的详细说明。请参见图1，本专利技术实施例提供的一种放电电路10，其并联于功率因素校正电路20与负载之间。具体地，该功率因素校正电路20的输入端Vin与电源输出端电连接，该功率因素校正电路20的输出端定义为第一节点A。该功率因素校正电路20中具有一个滤波电容21，其用于滤除电源电流中的高次谐波。该放电电路10包括一个控制单元30以及一个放电单元40。该控制单元30包括一个NPN型三极管31，一个第一PNP型三极管32以及一个第一电阻33。优选地，该控制单元30进一步包括一个分压电路34以及一个稳压电路35。该分压电路34包括一个第二电阻341与一个第三电阻342。该第二电阻341的两端分别与该NPN型三极管31的基极以及外接电压电连接，该第三电阻342的一端与该NPN型三极管31的基极电连接，另一端接地。在本实施例中，该外接电压VDD为功率因素校正电路20输出的一个15伏左右的辅助电压，当功率因素校正电路20断开时，该外接电压VDD断开，即为0伏。该NPN型三极管31的发射极接地，其集电极通过一个第四电阻36与该第一PNP型三极管的基极电连接。该稳压电路35包括一个第五电阻351以及一个与该第五电阻351电连接的第一稳压二极管352。该第一PNP型三极管32的发射极通过该稳压电路35与第一节点A电连接，并且，该第一稳压二极管352的正极与该第一PNP型三极管32的发射极电连接。该第一PNP型三极管32的集电极通过该第一电阻33接地。该放电单元40包括一个第二PNP型三极管41以及一个放电电阻42。该第二PNP型三极管41的基极通过一个第二稳压二极管43与该第一PNP型三极管32的集电极电连接。该第二PNP型三极管41集电极接地，其发射极通过该放电电阻42与该第一节点A电连接。优选地，该第二PNP型三极管41的发射极与该放电电阻42之间设置有一个第三稳压二极管44。当电路接通时，该功率因素校正电路20正常工作，该滤波电容21用于滤除电源电路中的高次谐波，并储存电能。外接电压接通，该NPN型三极管31的基极电压高于其发射极电压，该NPN型三极管31导通，该NPN型三极管31的集电极电压趋近于零。该第一PNP型三极管32的发射极电压高于其基极电压，因此，该第一PNP型三极管32导通。该第二PNP型三极管41的集电极电压与其基极电压基本相等，该第二PNP型三极管41截止，因此，该放电电路消耗功率较小。反之，当电路断开时，该功率因素校正电路20断开。该NPN型三极管31与该该第一PNP型三极管32截止，该第二PNP型三极管41导通，从而使储存在该滤波电容21中的电能通过该放电单元40自动进行放电，以避免高压触电危险。该放电电路10用于释放储存在该滤波电容21中的电能，其放电快慢取决于该放电电阻42的大小。具体地，该放电电阻42越大，放电越慢，放电时间越长，反之，该放电电阻42越小，放电越快，放电时间越短。该放电电路10结构简单，消耗功率较小，并可以自动将储存在滤波电容21中的电能释放，以避免高压触电危险。并且，该放电电路10可以通过调节该放电电阻42的阻值大小调节放电时间，实现快速放电目的。另外，本领域技术人员还可于本专利技术精神内做其它变化用于本专利技术的设计，只要其不偏离本专利技术的技术效果均可。这些依据本专利技术精神所做的变化，都应包含在本专利技术所要求保护的范围之内。本文档来自技高网...

【技术保护点】
一种放电电路，其与功率因素校正电路的输出端电连接，且该功率因素校正电路的输出端定义为第一节点，该功率因素校正电路中具有一个滤波电容，该放电电路包括：一个控制单元，其包括一个NPN型三极管，一个第一PNP型三极管以及一个第一电阻，该第一NPN型三极管的基极与一个外接电压电连接，其发射极接地，其集电极与该第一PNP型三极管的基极电连接，该第一PNP型三极管的发射极与该第一节点电连接，其集电极通过该第一电阻接地；一个放电单元，其包括一个第二PNP型三极管以及一个放电电阻该第二PNP型三极管的基极与该第一PNP型三极管的集电极电连接，其发射极通过该放电电阻与该第一节点电连接，其集电极接地。

【技术特征摘要】
1.一种放电电路，其与功率因素校正电路的输出端电连接，且该功率因素校正电路的输出端定义为第一节点，该功率因素校正电路中具有一个滤波电容，该放电电路包括：一个控制单元，其包括一个NPN型三极管，一个第一PNP型三极管以及一个第一电阻，该第一NPN型三极管的基极与一个外接电压电连接，其发射极接地，其集电极与该第一PNP型三极管的基极电连接，该第一PNP型三极管的发射极与该第一节点电连接，其集电极通过该第一电阻接地；一个放电单元，其包括一个第二PNP型三极管以及一个放电电阻该第二PNP型三极管的基极与该第一PNP型三极管的集电极电连接，其发射极通过该放电电阻与该第一节点电连接，其集电极接地。2.如权利要求1所述的放电电路，其特征在于，该控制单元进一步包括一个分压电路，该分压电路设置于该NPN型三...

【专利技术属性】
技术研发人员：谢兴艺，
申请(专利权)人：谢兴艺，
类型：发明
国别省市：广东,44