一种压敏电阻制造技术

本发明专利技术公开了一种压敏电阻芯片，包括压敏瓷片，所述压敏瓷片的表面由上端面、下端面和介于上下端面之间的外周表面构成，在所述压敏瓷片介于上下端面之间的外周表面设有凹槽，所述凹槽是沿外周表面方向延伸的。本发明专利技术通过对压敏瓷片结构进行改进，可以增大压敏电阻导电层间的爬电距离，减少压敏瓷片外表面不均匀对电参数的影响，增大压敏电阻单位面积抗大电流冲击能力和大电流冲击稳定性能力，可在不降低压敏电阻使用性能的情况下，有效减小压敏电阻产品体积，节省使用空间，减少制造成本。

A kind of varistor

The invention discloses a varistor chip, including pressure sensitive ceramics, the surface of the pressure-sensitive piece is composed of an upper end surface and the lower end surface and between the upper and lower end surface between the outer peripheral surface of the lower end of the pressure between the outer peripheral surface of a ceramic tile is provided with a groove, the groove extends along the outer peripheral surface the direction of the. The present invention of pressure-sensitive ceramic structure was improved, can increase the pressure sensitive resistance of conductive layer between the creepage distance, reduce the influence of uneven surface of ceramic varistor electrical parameters of varistor, increase per unit area on the current impact and high current stability of Shock ability, can not reduce the use of varistor performance, effective varistor products reduce the volume, reduce manufacturing cost and saves the use of space.

【技术实现步骤摘要】
一种压敏电阻
本专利技术涉及压敏电阻器领域，特别涉及一种压敏电阻。
技术介绍
压敏电阻尺寸小型化是当前压敏电阻的发展趋势，所谓小型化指的是减小压敏电阻产品体积，性能指标不降低。其中压敏瓷片上下端面积的减小是最主要途径，其直接影响压敏电阻产品安装高度，瓷片端面积减小就会牺牲产品主要电性能指标，比如8/20us极限电流、电流冲击稳定性等。对于压敏瓷片端面积减小后提高性能的改进措施主要包括两个方面，一就是瓷料配方改进，增大压敏电阻单位面积抗大电流冲击能力，二就是减小压敏电阻产品导电层与端面的留边量，使导电层面积增加，增大压敏电阻产品抗大电流冲击能力。上述第一项改进是每家压敏电阻厂家都在不断寻求进步的，第二项改进是在生产工艺上改进，对先进的瓷料配方更能体现其优势。其中压敏电阻瓷片导电层与端面的的留边量不能无止境的减小，当留边量减到一定程度的时候，在压敏电阻主要电性能指标极限电流测试时，施加产品两端电压较高，留边量减少会出现压敏两电极之间爬电距离不够，极限电流冲击时容易出现两电极拉弧，造成产品冲击前后变化率超标甚至边缘击穿，影响产品性能的提高。另外压敏瓷片在高温烧结时，瓷片中的低熔点添加剂溢出挥发，使瓷片外周表面与内部的结构和成分存在差异，导致压敏瓷片外周表面与瓷体内部的导电性能与导热性能也存在差异，当导电层与端面留边量减小后，压敏瓷体外周表面的这种差异导致不利影响加大，影响产品性能指标的提高。
技术实现思路
本专利技术的目的在于克服现有技术中所存在的大电流和高电压使用要求下压敏电阻尺寸小型化困难的上述不足，提供一种压敏电阻芯片，通过对压敏瓷片结构进行改进，使压敏电阻在制造过程中实现小型化，同时又具有优异的电性能。为了实现上述专利技术目的，本专利技术提供了以下技术方案：一种压敏电阻芯片，包括压敏瓷片，所述压敏瓷片的表面由上端面、下端面和介于上下端面之间的外周表面构成，在所述压敏瓷片介于上下端面之间的外周表面设有凹槽，所述凹槽是沿外周表面方向延伸的。本专利技术通过在压敏瓷片外周表面开设沿外周表面方向延伸的凹槽，可以增大压敏电阻导电层间的爬电距离，从而提高压敏电阻单位面积抗大电流冲击的能力，在不降低压敏电阻使用性能的情况下，可有效减小压敏电阻产品体积，节省使用空间，减少制造成本。优选地，上述凹槽包括螺旋线、环形或断续曲线形状。优选地，上述凹槽围绕压敏瓷片的轴心，凹槽由至少一条组成。优选地，上述压敏瓷片的上端面和下端面还涂覆有导电层，所述导电层与所述上下端面边沿之间留有一定距离形成留边量。优选地，上述凹槽的深度为0.1～3.5mm。优选地，上述凹槽的宽度为0.1～3.5mm。优选地，上述凹槽和压敏瓷片端面之间距离大于0.1mm。优选地，上述凹槽的横切面为弧形、V型、U型或矩形。本专利技术的另一目的在于提供一种制备上述压敏瓷片的方法，包括以下步骤，采用涂覆工艺将导电层涂覆于烧结后压敏瓷片端面，得到端面附着有金属导电层的压敏瓷片，随后在压敏瓷片的外周表面形成凹槽。本专利技术的第三目的在于提供一种制备上述压敏瓷片的方法，包括以下步骤，将烧结后的压敏瓷片形成凹槽，随后采用涂覆工艺将导电层涂覆于压敏瓷片端面，得到端面附着有金属导电层的带有凹槽的压敏芯片。本专利技术的第四目的在于提供一种制备上述压敏瓷片的方法，包括以下步骤，在未烧结的瓷片毛坯形成凹槽，随后高温烧结形成压敏瓷片，再采用涂覆工艺将导电层涂覆于压敏瓷片端面，得到端面附着金属导电层的带有凹槽的压敏芯片。优选地，上述导电层的涂覆工艺包括丝网印刷工艺或热喷涂工艺或真空溅射工艺或它们的几种组合工艺。与现有技术相比，本专利技术的有益效果：本专利技术的压敏电阻通过在压敏瓷片外周表面开设若干条凹槽曲线，可以增大压敏电阻导电层间的爬电距离，减少压敏瓷片烧结工艺造成外表面差异对电参数的影响，增大压敏电阻单位面积抗大电流冲击能力，可在不降低压敏电阻使用性能的情况下，有效减小压敏电阻产品体积，节省使用空间，减少制造成本。附图说明图1为本专利技术实施例1的压敏电阻的结构示意图。图2为本专利技术实施例2的压敏电阻的结构示意图。图3为本专利技术实施例3的压敏电阻的结构示意图。图中标记：1-压敏瓷片，2-导电层，3-凹槽，4-留边量。具体实施方式下面结合试验例及具体实施方式对本专利技术作进一步的详细描述。但不应将此理解为本专利技术上述主题的范围仅限于以下的实施例，凡基于本
技术实现思路
所实现的技术均属于本专利技术的范围。实施例1采用丝网印刷工艺将银浆料涂覆在压敏瓷片表面，瓷片直径11.4mm，银浆涂层直径9.5mm。将涂覆好的压敏瓷片烧渗得到端面附着有银导电层的压敏瓷片。在压敏瓷片外周表面开设一条内凹槽深度为0.5mm、宽度为1.5mm的曲线。焊接上相应的引脚后再用环氧树脂包封后制成压敏电阻元件成品组。实施例2采用丝网印刷工艺将银浆料涂覆在压敏瓷片表面，瓷片直径11.4mm，银浆涂层直径9.5mm。将涂覆好的压敏瓷片烧渗得到端面附着有银导电层的压敏瓷片。在压敏瓷片的外周表面中部开设一条内凹槽深度为1.0mm、宽度为2.5mm的螺旋不闭合曲线。焊接上相应的引脚后再用环氧树脂包封后制成压敏电阻元件成品组。实施例3采用丝网印刷工艺将银浆料涂覆在压敏瓷片表面，瓷片直径11.4mm，银浆涂层直径9.5mm。将涂覆好的压敏瓷片在下烧渗得到端面附着有银导电层的压敏瓷片。在压敏瓷片的外周表面中部开设两条内凹槽深度为0.5mm、宽度1.5mm的曲线。焊接上相应的引脚后再用环氧树脂包封后制成压敏电阻元件成品组。对比例1采用丝网印刷工艺将银浆料涂覆在压敏瓷片表面，瓷片直径11.4mm，银浆涂层直径9.5mm。将涂覆好的压敏瓷片烧渗得到端面附着有银导电层的压敏瓷片。压敏瓷片的外周表面不做处理，焊接上相应的引脚后再用环氧树脂包封后制成压敏电阻元件成品组。测试1.将规格型号相同压敏电阻样品制成的实施例组1-3和对比例1用极限浪涌电流进行冲击试验，判定的标准是冲击前后压敏电压的变化率小于10％和不能出现机械损伤才能算合格，极限电流波形为8/20us，电流值为6.5KA。2.将规格型号相同压敏电阻样品制成的实施例组1-3和对比例1用8/20us波，3KA电流进行电流冲击稳定性试验，判定的标准是冲击前后压敏电压的变化率小于10％和不能出现机械损伤才能算合格。对比例1MYN12-911K产品8/20us波形6.5KA极限电流冲击试验MYN12-911K产品8/20us波形3KA电流冲击稳定性试验实施例1组MYN12-911K产品8/20us波形6.5KA极限电流冲击试验MYN12-911K产品8/20us波形3KA电流冲击稳定性试验与对比例1组的样品相比，在3KA电流冲击稳定性试验和6.5KA的冲击试验中，实施例1组的冲击次数有大幅增加，并且没有不合格品出现，说明实施例1组不管是技术性能指标还是一致性都比对比例1组有大幅度的提高。实施例2组MYN12-911K产品8/20us波形6.5KA极限电流冲击试验MYN12-911K产品8/20us波形3KA电流冲击稳定性试验从上述测试结果可以看出，实施例2组与对比例1组的样品相比，在3KA电流冲击稳定性试验和6.5KA的冲击试验中，实施例2组的冲击次数同样有大幅度增加，并且没有不合格品出现。说明实施例2组的技术性能和一致性都比对比例1组有大幅度的提本文档来自技高网...

【技术保护点】
一种压敏电阻芯片，包括压敏瓷片，所述压敏瓷片的表面由上端面、下端面和介于上下端面之间的外周表面构成，其特征在于，在所述压敏瓷片介于上下端面之间的外周表面设有凹槽，所述凹槽是沿外周表面方向延伸的。

【技术特征摘要】
1.一种压敏电阻芯片，包括压敏瓷片，所述压敏瓷片的表面由上端面、下端面和介于上下端面之间的外周表面构成，其特征在于，在所述压敏瓷片介于上下端面之间的外周表面设有凹槽，所述凹槽是沿外周表面方向延伸的。2.根据权利要求1所述的压敏电阻芯片，其特征在于，所述凹槽包括螺旋线、环形或断续曲线形状。3.根据权利要求1所述的压敏电阻芯片，其特征在于，所述凹槽围绕所述压敏瓷片的轴心，所述凹槽由至少一条组成。4.根据权利要求1所述的压敏电阻芯片，其特征在于，所述压敏瓷片的上端面和下端面还涂覆有导电层，所述导电层与所述上下端面边沿之间留有一定距离形成留边量。5.根据权利要求1所述的压敏电阻芯片，其特征在于，所述凹槽的深度为0.1～3.5mm。6.根据权利要求1所述的压敏电阻芯片，其特征在于，所述凹槽的宽度为0.1～3.5mm。7.根据权利要求1所述的压敏电阻芯片，其特征在于，所述凹槽和压敏瓷片端面之间距离大于0.1mm。8.根据权利要求1所述...

【专利技术属性】
技术研发人员：张治成，章俊，石小龙，
申请(专利权)人：成都铁达电子有限责任公司，
类型：发明
国别省市：四川,51