用于DDR SDRAM接口的DRAM辅助纠错机制制造技术

提供了用于DDR SDRAM接口的DRAM辅助纠错机制。一种使用双倍数据速率(DDR)接口来纠正动态随机存取存储器模块(DRAM)的存储器错误的方法包括：使用存储器控制器进行包括多个突发的存储器事务，以将数据从DRAM的数据芯片发送到存储器控制器；使用DRAM的ECC芯片检测一个更或多个错误；使用DRAM的ECC芯片确定具有错误的突发的数量；确定具有错误的突发的数量是否大于阈值数量；确定错误的类型；基于确定的错误的类型来指引存储器控制器，其中，DRAM包括每个存储器通道单个ECC芯片。

DRAM auxiliary error correction mechanism for DDR SDRAM interface

For the DRAM DDR auxiliary correcting mechanism provides a SDRAM interface. A double data rate (DDR) interface to correct the dynamic random access memory module (DRAM) includes the method of memory error: including a plurality of sudden memory transactions using the memory controller, using data from the DRAM data is sent to the memory controller chip; using DRAM ECC chip to detect a more or more error; ECC chip using DRAM to determine the number of burst errors is determined; has a number of burst error is larger than a threshold number; determine the type of error; error types based on the determined to guide memory controller, which includes each memory channel DRAM single chip ECC.

【技术实现步骤摘要】
用于DDRSDRAM接口的DRAM辅助纠错机制本申请要求在美国专利商标局于2016年8月15日提交的美国临时申请62/375,381和于2016年10月5日提交的美国非临时申请15/286,460的优先权和权益，这些美国申请的全部内容通过引用包含于此。
根据本专利技术的实施例的一个或更多个方面涉及用于存储器纠错的方法和机制。
技术介绍
双倍数据速率同步动态随机存取存储器(DDRSDRAM)是计算机中使用的一种类型的存储器集成电路(IC)。DDRSDRAM能够通过使用电子数据和时钟信号的时序控制来实现更快的传输速率，并且能够在时钟信号的上升沿和下降沿传输数据，从而与利用相同时钟频率的单倍数据速率(SDR)SDRAM接口相比，有效地加倍数据总线带宽，并且实现几乎两倍的带宽。在数据存储期间，不同代的DRAM能够使用纠错码(ECC)存储器来检测并有时纠正常见类型的数据损坏。ECC存储器通过使用奇偶校验而不受单比特错误的影响。在DRAM系统中，奇偶校验通过以下操作来完成：存储表示存储在存储器(例如，存储在奇偶校验装置中，或者存储在DRAM模块的ECC芯片中)的数据(例如，一个字节的数据)的奇偶校验(奇数或偶数)的冗余奇偶校验位，独立地计算奇偶校验，并且将存储的奇偶校验与计算的奇偶校验进行比较来检测是否发生了数据错误/存储器错误。因此，为了确保可对应于数据字或数据符号的从DRAM模块(例如，双列直插式存储器模块(DIMM))恢复的数据与写入DRAM模块的数据相同，ECC可以纠正当数据的一个或更多个位被翻转到错误状态时出现的错误。也就是说，通过使用ECC冗余，ECC芯片能够进行单纠错双检错(SEC-DED)，这意味着ECC芯片能够检测在单个突发中出现的两个错误的存在，并且在孤立地发生时也能够纠正单个错误比特。也就是说，如果一个数据芯片被损坏或丢失，则通过使用剩余的数据芯片的数据和ECC芯片的ECC数据，可以重构损坏或丢失的数据芯片的数据。另外，DRAM系统可以具有用于擦除或禁用非功能数据芯片的芯片删除(chipkill)机制。用于DDR4的各种芯片删除机制的每个存储器通道使用两个或更多个ECC装置/芯片来检测、定位和擦除非功能芯片。例如，正常DDR4具有8n的预取长度、突发长度8(即，每个存储器事务8个突发)以及64位的存储器通道宽度，其中，n是相应系统架构中使用的数据的接口宽度的位数(例如，如果接口宽度为4位，则相应DDR4系统的预取长度为32位)。因此，DDR4将针对每个存储器事务发送512位。为了继续增加DDR接口带宽，新的DDR接口可以增加预取长度。这种新的DDR接口可以具有16n的预取长度，这是当前DDR4接口的预取长度的两倍。因此，新的DDR接口针对每个存储器事务传输两倍通过DDR4系统传输的数据量。这种新的DDR接口也可以具有突发长度16(即，在每个单独的存储器事务中16个数据突发)以及每个存储器通道32位的存储器通道宽度，并且因此也将每个存储器事务每个存储器通道传输512位。然而，这种DDR接口具有每个DIMM两个存储器通道，每个DIMM是在包括用于实现与计算机主板的连接的多个芯片引脚的电路板上具有多个DRAM芯片的模块。DDRDIMM的两个存储器通道有效地彼此独立地工作。尽管具有比DDR4更窄的存储器通道，但是利用被配置为存储和传输用于每个存储器通道的数据的八个数据装置(例如，4位数据芯片)，新的DDR接口具有每个存储器通道32位的数据宽度。利用用于每个存储器通道的一个4位ECC芯片，这种新的DDR接口还具有每个存储器通道4位的ECC宽度。因此，为了补偿具有DDR4的存储器通道宽度的一半，这种新的DDR接口具有DDR4的两倍的突发长度。因为这种新的DDR接口具有两个存储器通道，每个存储器通道具有专用于存储数据的八个4位数据芯片，所以将存在每个突发总共六十四位的存储器数据。此外，与具有每个存储器通道两个ECC芯片的DDR4不同，这种新的DDR接口可具有每个存储器通道单个ECC芯片，或者甚至具有每个DIMM单个ECC芯片，以保护用于存储数据的16个数据芯片。因此，与DDR4相比，新的DDR接口可以具有减少的ECC开销。因此，如果新的DDR接口使用每个存储器通道一个ECC芯片，则对于每个突发，将存在对应于两个4位ECC芯片的8位ECC数据，DIMM的两个存储器通道的每个存储器通道中存在一个ECC芯片。因此，这样的新的DDR接口将针对每个突发传输72位数据。随着系统ECC开销随数据宽度的相应减小而增加，可能难以使用当前的DDR4技术来维持DDR可靠性、可用性和可服务性(RAS)。此外，由于每个DIMM的存储器通道的增加的数量，芯片删除技术需要额外的ECC开销。因此，以下做法会是有用的：提供纠错和数据恢复的新颖方法，并且提供能够在没有来自存储器控制器的辅助的情况下内部地纠正一些类型的存储器错误，并且能够指引存储器控制器对DRAM不能进行内部纠正的其它类型的错误进行辅助存储器纠错的DRAMDIMM。
技术实现思路
本公开的实施例的多个方面旨在提供一种使用DRAM中的ECC来实现纠错的新型DDR接口。根据本专利技术的实施例，提供了一种使用双倍数据速率(DDR)接口来纠正动态随机存取存储器模块(DRAM)的存储器错误的方法，所述方法包括：利用存储器控制器进行包括多个突发的存储器事务，以将数据从DRAM的数据芯片发送到存储器控制器；使用DRAM的ECC芯片检测一个或更多个错误；使用DRAM的ECC芯片确定具有错误的突发的数量；确定具有错误的突发的数量是否大于阈值数量；确定错误的类型；以及基于所确定的错误的类型来指引存储器控制器，其中，DRAM包括每个存储器通道单个ECC芯片。使用DRAM的ECC芯片检测一个或更多个错误的步骤可以包括：使用ECC芯片对每个突发执行奇偶校验。所述方法还可以包括：当具有错误的突发的数量不大于阈值数量时，指引存储器控制器重试从DRAM的存储器读取。所述方法还可以包括：当存储器控制器重试存储器读取时，检测另外的错误，以及确定另外的错误是否具有与检测到的一个或更多个错误相同的错误模式。所述方法还可以包括：当确定另外的错误具有与检测到的一个或更多个错误不同的错误模式时，指引存储器控制器再次重试从DRAM的存储器读取。所述方法还可以包括：当确定另外的错误具有与检测到的一个或更多个错误相同的错误模式时，识别硬错误，指引存储器控制器辅助DRAM进行纠错，并且记录错误的地址。所述方法还可以包括：当具有错误的突发的数量大于阈值数量时，确定所述一个或更多个错误是否对应于同一芯片的同一引脚。所述方法还可以包括：当确定所述一个或更多个错误对应于DRAM的同一芯片的同一引脚时，确定所述一个或更多个错误对应于引脚故障；当确定所述一个或更多个错误不对应于同一芯片的同一引脚时，确定所述一个或更多个错误对应于芯片故障。指引存储器控制器的步骤可以包括：当所述一个或更多个错误对应于DQ故障或芯片故障时，指引存储器控制器辅助芯片删除检测。所述方法还可以包括：当具有错误的突发的数量大于阈值数量时，确定所述一个或更多个错误是否对应于DRAM的一个以上的芯片；当确定所述一个或更多个错误对应于DRAM的同一芯片时，将DRAM的相应芯本文档来自技高网...

【技术保护点】
一种使用双倍数据速率接口来纠正动态随机存取存储器模块的存储器错误的方法，所述方法包括：利用存储器控制器进行包括多个突发的存储器事务，以将数据从动态随机存取存储器模块的数据芯片发送到存储器控制器；使用动态随机存取存储器模块的纠错码芯片来检测一个或更多个错误；使用动态随机存取存储器模块的纠错码芯片来确定具有错误的突发的数量；确定具有错误的突发的数量是否大于阈值数量；确定错误的类型；基于所确定的错误的类型来指引存储器控制器，其中，动态随机存取存储器模块包括每个存储器通道单个纠错码芯片。

【技术特征摘要】
2016.08.15 US 62/375,381;2016.10.05 US 15/286,4601.一种使用双倍数据速率接口来纠正动态随机存取存储器模块的存储器错误的方法，所述方法包括：利用存储器控制器进行包括多个突发的存储器事务，以将数据从动态随机存取存储器模块的数据芯片发送到存储器控制器；使用动态随机存取存储器模块的纠错码芯片来检测一个或更多个错误；使用动态随机存取存储器模块的纠错码芯片来确定具有错误的突发的数量；确定具有错误的突发的数量是否大于阈值数量；确定错误的类型；基于所确定的错误的类型来指引存储器控制器，其中，动态随机存取存储器模块包括每个存储器通道单个纠错码芯片。2.根据权利要求1所述的方法，其中，使用动态随机存取存储器模块的纠错码芯片检测一个或更多个错误的步骤包括：使用纠错码芯片对每个突发执行奇偶校验。3.根据权利要求1所述的方法，所述方法还包括：当具有错误的突发的数量不大于阈值数量时，指引存储器控制器重试从动态随机存取存储器模块的存储器读取。4.根据权利要求3所述的方法，所述方法还包括：当存储器控制器重试存储器读取时检测另外的错误；以及确定另外的错误是否具有与检测到的一个或更多个错误相同的错误模式。5.根据权利要求4所述的方法，所述方法还包括：当确定另外的错误具有与检测到的一个或更多个错误不同的错误模式时，指引存储器控制器再次重试从动态随机存取存储器模块的存储器读取。6.根据权利要求4所述的方法，所述方法还包括：当确定另外的错误具有与检测到的一个或更多个错误相同的错误模式时，识别硬错误；指引存储器控制器辅助动态随机存取存储器模块进行纠错；以及记录错误的地址。7.根据权利要求1所述的方法，所述方法还包括：当具有错误的突发的数量大于阈值数量时，确定所述一个或更多个错误是否对应于同一芯片的同一引脚。8.根据权利要求7所述的方法，所述方法还包括：当确定所述一个或更多个错误对应于动态随机存取存储器模块的同一芯片的同一引脚时，确定所述一个或更多个错误对应于引脚故障；当确定所述一个或更多个错误不对应于同一芯片的同一引脚时，确定所述一个或更多个错误对应于芯片故障。9.根据权利要求8所述的方法，其中，指引存储器控制器的步骤包括：当所述一个或更多个错误对应于引脚故障或芯片故障时，指引存储器控制器辅助芯片删除检测。10.根据权利要求1所述的方法，所述方法还包括：当具有错误的突发的数量大于阈值数量时，确定所述一个或更多个错误是否对应于动态随机存取存储器模块的一个以上的芯片；当确定所述...

【专利技术属性】
技术研发人员：牛迪民，张牧天，郑宏忠，金炫中，宋元亨，崔璋石，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：韩国,KR